shift_clk.v

来自「基于ATEREAL EPM1270T144C5N CPLD 压力传感器数据采集源」· Verilog 代码 · 共 22 行

module shift_clk(clkl,clkh,rst,clk_shift);
input  clkl;
input  clkh;
input  rst;
output clk_shift;
reg    clk_shift;
reg    ttp;

always @(posedge clkh or negedge rst)
begin
if(!rst)
begin
clk_shift<=1'b0;
ttp<=1'b0;
end
else
begin
ttp<=clkl;
clk_shift<=ttp;
end
end
endmodule