📄 shift_clk.v
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module shift_clk(clkl,clkh,rst,clk_shift);
input clkl;
input clkh;
input rst;
output clk_shift;
reg clk_shift;
reg ttp;
always @(posedge clkh or negedge rst)
begin
if(!rst)
begin
clk_shift<=1'b0;
ttp<=1'b0;
end
else
begin
ttp<=clkl;
clk_shift<=ttp;
end
end
endmodule
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