📄 fenpin500.v
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module fenpin500(clk,rst,clk_divi);
input clk,rst;
output clk_divi;
reg clk_divi;
reg[8:0] cnt;
always @(posedge clk or negedge rst)
begin
if(!rst)
cnt<=9'b0;
else if(cnt==9'b111110011)
cnt<=9'b0;
else
cnt<=cnt+9'b000000001;
end
always @(posedge clk or negedge rst)
begin
if(!rst)
clk_divi<=1'b0;
else if(cnt>9'b011111001)
clk_divi<=1'b1;
else
clk_divi<=1'b0;
end
endmodule
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