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基于ATEREAL EPM1270T144C5N CPLD 压力传感器数据采集源码 开发软件 Quartus II

; xx165x.bdf                       ; yes             ; User Block Diagram/Schematic File  ; E:/for_extent/test_cpld_1/test_cpld/xx165x.bdf            ;
; X704X.bdf                        ; yes             ; User Block Diagram/Schematic File  ; E:/for_extent/test_cpld_1/test_cpld/X704X.bdf             ;
; two_mux.v                        ; yes             ; User Verilog HDL File              ; E:/for_extent/test_cpld_1/test_cpld/two_mux.v             ;
; fenpin2.v                        ; yes             ; User Verilog HDL File              ; E:/for_extent/test_cpld_1/test_cpld/fenpin2.v             ;
; fenpin4.v                        ; yes             ; User Verilog HDL File              ; E:/for_extent/test_cpld_1/test_cpld/fenpin4.v             ;
; fenpin1000.v                     ; yes             ; User Verilog HDL File              ; E:/for_extent/test_cpld_1/test_cpld/fenpin1000.v          ;
; fenpin250.v                      ; yes             ; User Verilog HDL File              ; E:/for_extent/test_cpld_1/test_cpld/fenpin250.v           ;
; test_cpld_to_dsp.v               ; yes             ; User Verilog HDL File              ; E:/for_extent/test_cpld_1/test_cpld/test_cpld_to_dsp.v    ;
; trig_two_to_one.v                ; yes             ; User Verilog HDL File              ; E:/for_extent/test_cpld_1/test_cpld/trig_two_to_one.v     ;
; dram_tmp.v                       ; yes             ; User Verilog HDL File              ; E:/for_extent/test_cpld_1/test_cpld/dram_tmp.v            ;
; fenpin200.v                      ; yes             ; User Verilog HDL File              ; E:/for_extent/test_cpld_1/test_cpld/fenpin200.v           ;
; xw_filter.bdf                    ; yes             ; User Block Diagram/Schematic File  ; E:/for_extent/test_cpld_1/test_cpld/xw_filter.bdf         ;
; limit_data.v                     ; yes             ; User Verilog HDL File              ; E:/for_extent/test_cpld_1/test_cpld/limit_data.v          ;
; sdi_buf0.v                       ; yes             ; User Verilog HDL File              ; E:/for_extent/test_cpld_1/test_cpld/sdi_buf0.v            ;
; xw_logic.v                       ; yes             ; User Verilog HDL File              ; E:/for_extent/test_cpld_1/test_cpld/xw_logic.v            ;
; position_moudle.bdf              ; yes             ; User Block Diagram/Schematic File  ; E:/for_extent/test_cpld_1/test_cpld/position_moudle.bdf   ;
; posi.v                           ; yes             ; User Verilog HDL File              ; E:/for_extent/test_cpld_1/test_cpld/posi.v                ;
; 74373b.bdf                       ; yes             ; Megafunction                       ; c:/altera/61/quartus/libraries/others/maxplus2/74373b.bdf ;
+----------------------------------+-----------------+------------------------------------+-----------------------------------------------------------+


+------------------------------------------------------------------+
; Analysis & Synthesis Resource Usage Summary                      ;
+---------------------------------------------+--------------------+
; Resource                                    ; Usage              ;
+---------------------------------------------+--------------------+
; Total logic elements                        ; 907                ;
;     -- Combinational with no register       ; 204                ;
;     -- Register only                        ; 496                ;
;     -- Combinational with a register        ; 207                ;
;                                             ;                    ;
; Logic element usage by number of LUT inputs ;                    ;
;     -- 4 input functions                    ; 171                ;
;     -- 3 input functions                    ; 135                ;
;     -- 2 input functions                    ; 79                 ;
;     -- 1 input functions                    ; 25                 ;
;     -- 0 input functions                    ; 1                  ;
;                                             ;                    ;
; Logic elements by mode                      ;                    ;
;     -- normal mode                          ; 769                ;
;     -- arithmetic mode                      ; 138                ;
;     -- qfbk mode                            ; 0                  ;
;     -- register cascade mode                ; 0                  ;
;     -- synchronous clear/load mode          ; 117                ;
;     -- asynchronous clear/load mode         ; 675                ;
;                                             ;                    ;
; Total registers                             ; 703                ;
; Total logic cells in carry chains           ; 148                ;
; I/O pins                                    ; 41                 ;
; Maximum fan-out node                        ; fw_delay:inst4|rst ;
; Maximum fan-out                             ; 656                ;
; Total fan-out                               ; 3704               ;
; Average fan-out                             ; 3.91               ;
+---------------------------------------------+--------------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Resource Utilization by Entity                                                                                                                                                                                               ;
+------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------------------------------------------------+
; Compilation Hierarchy Node   ; Logic Cells ; LC Registers ; UFM Blocks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name                                           ;
+------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------------------------------------------------+
; |kkd                         ; 907 (0)     ; 703          ; 0          ; 41   ; 0            ; 204 (0)      ; 496 (0)           ; 207 (0)          ; 148 (0)         ; 0 (0)      ; |kkd                                                          ;
;    |com_to_lpt:inst2|        ; 38 (38)     ; 27           ; 0          ; 0    ; 0            ; 11 (11)      ; 20 (20)           ; 7 (7)            ; 0 (0)           ; 0 (0)      ; |kkd|com_to_lpt:inst2                                         ;
;    |dram_tmp:inst46|         ; 176 (176)   ; 174          ; 0          ; 0    ; 0            ; 2 (2)        ; 172 (172)         ; 2 (2)            ; 0 (0)           ; 0 (0)      ; |kkd|dram_tmp:inst46                                          ;
;    |fenpin1000:inst55|       ; 23 (23)     ; 10           ; 0          ; 0    ; 0            ; 13 (13)      ; 3 (3)             ; 7 (7)            ; 9 (9)           ; 0 (0)      ; |kkd|fenpin1000:inst55                                        ;
;    |fenpin200:inst21|        ; 20 (20)     ; 9            ; 0          ; 0    ; 0            ; 11 (11)      ; 5 (5)             ; 4 (4)            ; 8 (8)           ; 0 (0)      ; |kkd|fenpin200:inst21                                         ;
;    |fenpin250:inst56|        ; 20 (20)     ; 9            ; 0          ; 0    ; 0            ; 11 (11)      ; 2 (2)             ; 7 (7)            ; 8 (8)           ; 0 (0)      ; |kkd|fenpin250:inst56                                         ;
;    |fenpin2:inst1|           ; 1 (1)       ; 1            ; 0          ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 1 (1)            ; 0 (0)           ; 0 (0)      ; |kkd|fenpin2:inst1                                            ;
;    |fenpin4:inst34|          ; 3 (3)       ; 3            ; 0          ; 0    ; 0            ; 0 (0)        ; 1 (1)             ; 2 (2)            ; 0 (0)           ; 0 (0)      ; |kkd|fenpin4:inst34                                           ;
;    |fenpin4:inst35|          ; 3 (3)       ; 3            ; 0          ; 0    ; 0            ; 0 (0)        ; 1 (1)             ; 2 (2)            ; 0 (0)           ; 0 (0)      ; |kkd|fenpin4:inst35                                           ;
;    |fw_delay:inst4|          ; 13 (13)     ; 11           ; 0          ; 0    ; 0            ; 2 (2)        ; 0 (0)             ; 11 (11)          ; 9 (9)           ; 0 (0)      ; |kkd|fw_delay:inst4                                           ;
;    |limit_data:inst36|       ; 2 (2)       ; 2            ; 0          ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 2 (2)            ; 0 (0)           ; 0 (0)      ; |kkd|limit_data:inst36                                        ;