jk_trigger.v

来自「基于ATEREAL EPM1270T144C5N CPLD 压力传感器数据采集源」· Verilog 代码 · 共 19 行

module JK_trigger(J,K,CLK0,Q0);
input  J;
input  K;
input  CLK0;
output Q0;
reg    Q0;

always @(posedge CLK0)
begin
case({J,K})
    0:Q0<=Q0;
    1:Q0<=0;
    2:Q0<=1;
    3:Q0<=~Q0;
    default:Q0<=1'bx;
endcase
end

endmodule