📄 jk_trigger.v
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module JK_trigger(J,K,CLK0,Q0);
input J;
input K;
input CLK0;
output Q0;
reg Q0;
always @(posedge CLK0)
begin
case({J,K})
0:Q0<=Q0;
1:Q0<=0;
2:Q0<=1;
3:Q0<=~Q0;
default:Q0<=1'bx;
endcase
end
endmodule
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