📄 vga.fit.rpt
字号:
; Auto Packed Registers ; Auto ; Auto ;
; Auto Delay Chains ; On ; On ;
; Auto Merge PLLs ; On ; On ;
; Ignore PLL Mode When Merging PLLs ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Fitting ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;
; Perform Register Duplication for Performance ; Off ; Off ;
; Perform Logic to Memory Mapping for Fitting ; Off ; Off ;
; Perform Register Retiming for Performance ; Off ; Off ;
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Auto Global Clock ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
; Stop After Congestion Map Generation ; Off ; Off ;
; Save Intermediate Fitting Results ; Off ; Off ;
; Maximum number of global clocks allowed ; -1 ; -1 ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in F:/Q80/temp/verilog/EP2C5-V5/VGA_v/VGA.pin.
+--------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+---------------------------------------------+----------------------+
; Resource ; Usage ;
+---------------------------------------------+----------------------+
; Total logic elements ; 75 / 4,608 ( 2 % ) ;
; -- Combinational with no register ; 48 ;
; -- Register only ; 0 ;
; -- Combinational with a register ; 27 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 39 ;
; -- 3 input functions ; 7 ;
; -- <=2 input functions ; 29 ;
; -- Register only ; 0 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 55 ;
; -- arithmetic mode ; 20 ;
; ; ;
; Total registers* ; 27 / 5,010 ( < 1 % ) ;
; -- Dedicated logic registers ; 27 / 4,608 ( < 1 % ) ;
; -- I/O registers ; 0 / 402 ( 0 % ) ;
; ; ;
; Total LABs: partially or completely used ; 7 / 288 ( 2 % ) ;
; User inserted logic elements ; 0 ;
; Virtual pins ; 0 ;
; I/O pins ; 7 / 142 ( 5 % ) ;
; -- Clock pins ; 1 / 4 ( 25 % ) ;
; Global signals ; 2 ;
; M4Ks ; 0 / 26 ( 0 % ) ;
; Total memory bits ; 0 / 119,808 ( 0 % ) ;
; Total RAM block bits ; 0 / 119,808 ( 0 % ) ;
; Embedded Multiplier 9-bit elements ; 0 / 26 ( 0 % ) ;
; PLLs ; 0 / 2 ( 0 % ) ;
; Global clocks ; 2 / 8 ( 25 % ) ;
; JTAGs ; 0 / 1 ( 0 % ) ;
; Average interconnect usage (total/H/V) ; 0% / 0% / 0% ;
; Peak interconnect usage (total/H/V) ; 0% / 0% / 1% ;
; Maximum fan-out node ; reset ;
; Maximum fan-out ; 29 ;
; Highest non-global fan-out signal ; reset ;
; Highest non-global fan-out ; 29 ;
; Total fan-out ; 339 ;
; Average fan-out ; 3.00 ;
+---------------------------------------------+----------------------+
* Register count does not include registers inside RAM blocks or DSP blocks.
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; Input Pins ;
+-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; clk ; 23 ; 1 ; 0 ; 6 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; reset ; 56 ; 4 ; 1 ; 0 ; 2 ; 29 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
+-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+--------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ;
+--------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; VGA_B ; 114 ; 3 ; 28 ; 4 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; VGA_G ; 113 ; 3 ; 28 ; 3 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; VGA_HS ; 108 ; 3 ; 28 ; 2 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; VGA_R ; 112 ; 3 ; 28 ; 3 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; VGA_VS ; 110 ; 3 ; 28 ; 3 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
+--------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
+-----------------------------------------------------------+
; I/O Bank Usage ;
+----------+-----------------+---------------+--------------+
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
+----------+-----------------+---------------+--------------+
; 1 ; 3 / 34 ( 9 % ) ; 3.3V ; -- ;
; 2 ; 0 / 35 ( 0 % ) ; 3.3V ; -- ;
; 3 ; 5 / 37 ( 14 % ) ; 3.3V ; -- ;
; 4 ; 1 / 36 ( 3 % ) ; 3.3V ; -- ;
+----------+-----------------+---------------+--------------+
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