decoder_top.v

来自「这是Actel 的FPGA的译码器的VHDL源代码。」· Verilog 代码 · 共 26 行

`timescale 1 ns/100 ps
// Version: 8.3 8.3.0.22


module decoder_top(
       key_in1,
       key_in2,
       sysclk,
       Eq
    );
input  key_in1;
input  key_in2;
input  sysclk;
output [3:0] Eq;

    wire KEY_0_key_out1, KEY_0_key_out2, net_GND;
    
    KEY KEY_0 (.sysclk(sysclk), .key_in1(key_in1), .key_in2(key_in2), 
        .key_out1(KEY_0_key_out1), .key_out2(KEY_0_key_out2));
    VCC VCC (.Y());
    GND GND (.Y(net_GND));
    Decoder Decoder_0 (.Data0(KEY_0_key_out1), .Data1(KEY_0_key_out2), 
        .Enable(net_GND), .Eq({Eq[3], Eq[2], Eq[1], Eq[0]}));
    
endmodule