hm_tab.v

来自「用fpga+usb显现的4通道800K的数据采集方案」· Verilog 代码 · 共 28 行

module HM_Tab(CLK,addr,RST,HM);
input RST,CLK;
input[1:0] addr;
output[3:0] HM;

reg[3:0] temp;

assign HM=temp;

always@(posedge CLK or posedge RST)
begin
 if(RST)
  begin
   temp<=4'bzz;
  end
 else
  begin
   case(addr)
    2'b00:temp<=4'b1111;
    2'b01:temp<=4'b1010;
    2'b10:temp<=4'b1100;
    2'b11:temp<=4'b1001;
   default:temp<=4'bzz;
   endcase
  end
end
endmodule