dds_straight.v

来自「用fpga+usb显现的4通道800K的数据采集方案」· Verilog 代码 · 共 19 行

module DDS_straight(RST_in,CLK1_in,CLK2_in,SD_in,Update_in,
                    RST1,RST2,CLK1,CLK2,SD1,SD2,Update1,Update2);
input RST_in,CLK1_in,CLK2_in,SD_in,Update_in;
//input PS10_flag;

output RST1,RST2,CLK1,CLK2,SD1,SD2,Update1,Update2;
//output PS10,PS20;

//reg PS10,PS20;
//reg[3:0] counter;
assign RST1=RST_in;
assign RST2=RST_in;
assign CLK1=CLK1_in;
assign CLK2=CLK2_in;
assign SD1=SD_in;
assign SD2=SD_in;
assign Update1=Update_in;
assign Update2=Update_in;
endmodule