ch8_matrix.fit.rpt

用fpga+usb显现的4通道800K的数据采集方案

; Optimize Hold Timing                                   ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
; Optimize Fast-Corner Timing                            ; Off                            ; Off                            ;
; PowerPlay Power Optimization                           ; Normal compilation             ; Normal compilation             ;
; Optimize Timing                                        ; Normal compilation             ; Normal compilation             ;
; Optimize IOC Register Placement for Timing             ; On                             ; On                             ;
; Limit to One Fitting Attempt                           ; Off                            ; Off                            ;
; Final Placement Optimizations                          ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations            ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                          ; 1                              ; 1                              ;
; PCI I/O                                                ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                                  ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                              ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                     ; Off                            ; Off                            ;
; Auto Packed Registers -- Stratix II/III/Cyclone II/III ; Auto                           ; Auto                           ;
; Auto Delay Chains                                      ; On                             ; On                             ;
; Auto Merge PLLs                                        ; On                             ; On                             ;
; Ignore PLL Mode When Merging PLLs                      ; Off                            ; Off                            ;
; Perform Physical Synthesis for Combinational Logic     ; Off                            ; Off                            ;
; Perform Register Duplication                           ; Off                            ; Off                            ;
; Perform Register Retiming                              ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining                 ; Off                            ; Off                            ;
; Fitter Effort                                          ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                        ; Normal                         ; Normal                         ;
; Auto Global Clock                                      ; On                             ; On                             ;
; Auto Global Register Control Signals                   ; On                             ; On                             ;
; Stop After Congestion Map Generation                   ; Off                            ; Off                            ;
+--------------------------------------------------------+--------------------------------+--------------------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in C:/Documents and Settings/Administrator.LEFAN/桌面/8通道调试程序/4通道800K加判断(修改方案后)/CH8_Matrix.pin.


+-------------------------------------------------------------------------------------+
; Fitter Resource Usage Summary                                                       ;
+---------------------------------------------+---------------------------------------+
; Resource                                    ; Usage                                 ;
+---------------------------------------------+---------------------------------------+
; Total logic elements                        ; 133 / 68,416 ( < 1 % )                ;
;     -- Combinational with no register       ; 49                                    ;
;     -- Register only                        ; 14                                    ;
;     -- Combinational with a register        ; 70                                    ;
;                                             ;                                       ;
; Logic element usage by number of LUT inputs ;                                       ;
;     -- 4 input functions                    ; 32                                    ;
;     -- 3 input functions                    ; 21                                    ;
;     -- <=2 input functions                  ; 66                                    ;
;     -- Register only                        ; 14                                    ;
;                                             ;                                       ;
; Logic elements by mode                      ;                                       ;
;     -- normal mode                          ; 75                                    ;
;     -- arithmetic mode                      ; 44                                    ;
;                                             ;                                       ;
; Total registers*                            ; 84 / 70,234 ( < 1 % )                 ;
;     -- Dedicated logic registers            ; 84 / 68,416 ( < 1 % )                 ;
;     -- I/O registers                        ; 0 / 1,818 ( 0 % )                     ;
;                                             ;                                       ;
; Total LABs:  partially or completely used   ; 28 / 4,276 ( < 1 % )                  ;
; User inserted logic elements                ; 0                                     ;
; Virtual pins                                ; 0                                     ;
; I/O pins                                    ; 46 / 622 ( 7 % )                      ;
;     -- Clock pins                           ; 1 / 8 ( 13 % )                        ;
; Global signals                              ; 8                                     ;
; M4Ks                                        ; 0 / 250 ( 0 % )                       ;
; Total memory bits                           ; 0 / 1,152,000 ( 0 % )                 ;
; Total RAM block bits                        ; 0 / 1,152,000 ( 0 % )                 ;
; Embedded Multiplier 9-bit elements          ; 0 / 300 ( 0 % )                       ;
; PLLs                                        ; 0 / 4 ( 0 % )                         ;
; Global clocks                               ; 8 / 16 ( 50 % )                       ;
; Average interconnect usage                  ; 0%                                    ;
; Peak interconnect usage                     ; 0%                                    ;
; Maximum fan-out node                        ; div_mult:inst8|counter[0]~clkctrl     ;
; Maximum fan-out                             ; 40                                    ;
; Highest non-global fan-out signal           ; gating_pulse:inst|counter_big[0]~1229 ;
; Highest non-global fan-out                  ; 19                                    ;
; Total fan-out                               ; 582                                   ;
; Average fan-out                             ; 2.20                                  ;
+---------------------------------------------+---------------------------------------+
*  Register count does not include registers inside RAM blocks or DSP blocks.



+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                      ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name      ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; AD_in[0]  ; F30   ; 5        ; 95           ; 43           ; 1           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; AD_in[10] ; J30   ; 5        ; 95           ; 36           ; 0           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; AD_in[11] ; J26   ; 5        ; 95           ; 42           ; 1           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; AD_in[12] ; K28   ; 5        ; 95           ; 38           ; 0           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;