widen_bit.v

来自「用fpga+usb显现的4通道800K的数据采集方案」· Verilog 代码 · 共 9 行

module widen_bit(D_in,D_out);

 input[13:0] D_in;
 output[15:0] D_out;

 assign D_out=(D_in[13])?({1'b1,1'b1,D_in[13:0]}):D_in;


endmodule