ddr_tx_top.v

FPGA芯片与ADI公司的AD9779之间的通信

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    19:26:14 12/09/2008 
// Design Name: 
// Module Name:    DDR_TX_TEST 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module DDR_TX_TOP(
		output[15:0] DATA_TX_P_0,
      output[15:0] DATA_TX_N_0,
		output[15:0] DATA_TX_P_1,
      output[15:0] DATA_TX_N_1,
		output[15:0] DATA_TX_P_2,
      output[15:0] DATA_TX_N_2,
		output[15:0] DATA_TX_P_3,
      output[15:0] DATA_TX_N_3,

	   output CLOCK_TX_P_0,
      output CLOCK_TX_N_0,
	   output CLOCK_TX_P_1,
      output CLOCK_TX_N_1,	
		output CLOCK_TX_P_2,
      output CLOCK_TX_N_2,	
		output CLOCK_TX_P_3,
      output CLOCK_TX_N_3,	
		
		output RESET_SYS_N,
	
		input RESET_N,
		input USER_CLK,//122.88MHz
	   input CLK_50M,//50MHz
		
		input[31:0] DATA_TX_USER_0,
		input[31:0] DATA_TX_USER_1,
		input[31:0] DATA_TX_USER_2,
		input[31:0] DATA_TX_USER_3
    );
	 
	 reg[9:0]   RESET_r;
    reg[8:0]   ClkCnt;
	 
	 wire reset_i;

	 assign RESET_SYS_N=~(&RESET_r);
	
	 always@(posedge CLK_50M)
		ClkCnt = ClkCnt +1;
	 
	 always@(posedge ClkCnt[8])
 		RESET_r = {RESET_r[8:0],~RESET_N};
	
	 assign reset_i=&RESET_r;
		
	 DDR_TX u_DDR_TX_0(
		.DATA_TX_P(DATA_TX_P_0),
      .DATA_TX_N(DATA_TX_N_0),
      .CLOCK_TX_P(CLOCK_TX_P_0),
      .CLOCK_TX_N(CLOCK_TX_N_0),
		.DATA_TX_USER(DATA_TX_USER_0),
		.USER_CLK(USER_CLK),
		.RESET(reset_i)
    );
	 
	 DDR_TX u_DDR_TX_1(
		.DATA_TX_P(DATA_TX_P_1),
      .DATA_TX_N(DATA_TX_N_1),
      .CLOCK_TX_P(CLOCK_TX_P_1),
      .CLOCK_TX_N(CLOCK_TX_N_1),
		.DATA_TX_USER(DATA_TX_USER_1),
		.USER_CLK(USER_CLK),
		.RESET(reset_i)
    );
	 
	 DDR_TX u_DDR_TX_2(
		.DATA_TX_P(DATA_TX_P_2),
      .DATA_TX_N(DATA_TX_N_2),
      .CLOCK_TX_P(CLOCK_TX_P_2),
      .CLOCK_TX_N(CLOCK_TX_N_2),
		.DATA_TX_USER(DATA_TX_USER_2),
		.USER_CLK(USER_CLK),
		.RESET(reset_i)
    );
	 
	 DDR_TX u_DDR_TX_3(
		.DATA_TX_P(DATA_TX_P_3),
      .DATA_TX_N(DATA_TX_N_3),
      .CLOCK_TX_P(CLOCK_TX_P_3),
      .CLOCK_TX_N(CLOCK_TX_N_3),
		.DATA_TX_USER(DATA_TX_USER_3),
		.USER_CLK(USER_CLK),
		.RESET(reset_i)
    );
	 
	 
	 

endmodule