ddr_tx_test.v

FPGA芯片与ADI公司的AD9779之间的通信

`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date:    19:26:14 12/09/2008 
// Design Name: 
// Module Name:    DDR_TX_TEST 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
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module DDR_TX_TEST(
		output[15:0] DATA_TX_P_0,
      output[15:0] DATA_TX_N_0,
		output[15:0] DATA_TX_P_1,
      output[15:0] DATA_TX_N_1,
		output[15:0] DATA_TX_P_2,
      output[15:0] DATA_TX_N_2,
		output[15:0] DATA_TX_P_3,
      output[15:0] DATA_TX_N_3,

	   output CLOCK_TX_P_0,
      output CLOCK_TX_N_0,
	   output CLOCK_TX_P_1,
      output CLOCK_TX_N_1,	
		output CLOCK_TX_P_2,
      output CLOCK_TX_N_2,	
		output CLOCK_TX_P_3,
      output CLOCK_TX_N_3,	
		
		output RESET_SYS_N,
	
		input RESET_N,
		input USER_CLK,//30.72MHz	
		input CLK_50M,//50MHz
		output dbg_clk_122,
		output dbg_clk_30
    );
	 
	 reg[31:0] DATA_TX_USER_0;
	 reg[31:0] DATA_TX_USER_1;
	 reg[31:0] DATA_TX_USER_2;
	 reg[31:0] DATA_TX_USER_3;
	 
	 wire reset_i;
	 wire usr_clk_i;
    
	 assign RESET_SYS_N = reset_i;
	 
	 always@(posedge usr_clk_i or negedge reset_i)
	 begin
	   if(!reset_i)
			begin 
				DATA_TX_USER_0=32'hefff_ffff;
				DATA_TX_USER_1=32'hefff_ffff;
				DATA_TX_USER_2=32'hefff_ffff;
				DATA_TX_USER_3=32'hefff_ffff;
			end 
		else  
			begin
				DATA_TX_USER_0[15:0]  = DATA_TX_USER_0[15:0]+16'h0001;
				DATA_TX_USER_0[31:16] = DATA_TX_USER_0[31:16]+16'h0001;
				
				DATA_TX_USER_1[15:0]  = DATA_TX_USER_1[15:0]+16'h0001;
				DATA_TX_USER_1[31:16] = DATA_TX_USER_1[31:16]+16'h0001;
				
				DATA_TX_USER_2[15:0]  = DATA_TX_USER_2[15:0]+16'h0001;
				DATA_TX_USER_2[31:16] = DATA_TX_USER_2[31:16]+16'h0001;
				
				DATA_TX_USER_3[15:0]  = DATA_TX_USER_3[15:0]+16'h0001;
				DATA_TX_USER_3[31:16] = DATA_TX_USER_3[31:16]+16'h0001;
			end 
	 end
 
	 DDR_TX_TOP u_DDR_TX_TOP(
		.DATA_TX_P_0(DATA_TX_P_0),
      .DATA_TX_N_0(DATA_TX_N_0),
		.DATA_TX_P_1(DATA_TX_P_1),
      .DATA_TX_N_1(DATA_TX_N_1),
		.DATA_TX_P_2(DATA_TX_P_2),
      .DATA_TX_N_2(DATA_TX_N_2),
		.DATA_TX_P_3(DATA_TX_P_3),
      .DATA_TX_N_3(DATA_TX_N_3),

	   .CLOCK_TX_P_0(CLOCK_TX_P_0),
      .CLOCK_TX_N_0(CLOCK_TX_N_0),
	   .CLOCK_TX_P_1(CLOCK_TX_P_1),
      .CLOCK_TX_N_1(CLOCK_TX_N_1),	
		.CLOCK_TX_P_2(CLOCK_TX_P_2),
      .CLOCK_TX_N_2(CLOCK_TX_N_2),	
		.CLOCK_TX_P_3(CLOCK_TX_P_3),
      .CLOCK_TX_N_3(CLOCK_TX_N_3),	
		
		.RESET_SYS_N(reset_i),
	
		.RESET_N(RESET_N),
		.USER_CLK(usr_clk_i),//122.88MHz
	   .CLK_50M(CLK_50M),//50MHz
		
		.DATA_TX_USER_0(DATA_TX_USER_0),
		.DATA_TX_USER_1(DATA_TX_USER_1),
		.DATA_TX_USER_2(DATA_TX_USER_2),
		.DATA_TX_USER_3(DATA_TX_USER_3)
    );
	 
	 PLL_tx u_PLL_tx(
		.CLKIN1_IN(USER_CLK), 
      .RST_IN(~reset_i), 
      .CLKOUT0_OUT(usr_clk_i), 
      .LOCKED_OUT(),
		.CLKIN1_OUT(dbg_clk_30)
		);
		
	assign dbg_clk_122=usr_clk_i;


endmodule