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// Written by: Map K.37 on Mon Aug 25 17:18:06 2008
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SCHEMATIC START;
PIN uut_tx/OSERDES_TX_Cntl_pins<1> = BEL "uut_tx/OSERDES_TX_Cntl" PINNAME
CLKDIV;
PIN uut_tx/OSERDES_TX_DATA_15_pins<1> = BEL "uut_tx/OSERDES_TX_DATA_15"
PINNAME CLKDIV;
PIN uut_tx/OSERDES_TX_DATA_14_pins<1> = BEL "uut_tx/OSERDES_TX_DATA_14"
PINNAME CLKDIV;
PIN uut_tx/OSERDES_TX_DATA_13_pins<1> = BEL "uut_tx/OSERDES_TX_DATA_13"
PINNAME CLKDIV;
PIN uut_tx/OSERDES_TX_DATA_12_pins<1> = BEL "uut_tx/OSERDES_TX_DATA_12"
PINNAME CLKDIV;
PIN uut_tx/OSERDES_TX_DATA_11_pins<1> = BEL "uut_tx/OSERDES_TX_DATA_11"
PINNAME CLKDIV;
PIN uut_tx/OSERDES_TX_DATA_10_pins<1> = BEL "uut_tx/OSERDES_TX_DATA_10"
PINNAME CLKDIV;
PIN uut_tx/OSERDES_TX_DATA_09_pins<1> = BEL "uut_tx/OSERDES_TX_DATA_09"
PINNAME CLKDIV;
PIN uut_tx/OSERDES_TX_DATA_08_pins<1> = BEL "uut_tx/OSERDES_TX_DATA_08"
PINNAME CLKDIV;
PIN uut_tx/OSERDES_TX_DATA_07_pins<1> = BEL "uut_tx/OSERDES_TX_DATA_07"
PINNAME CLKDIV;
PIN uut_tx/OSERDES_TX_DATA_06_pins<1> = BEL "uut_tx/OSERDES_TX_DATA_06"
PINNAME CLKDIV;
PIN uut_tx/OSERDES_TX_DATA_05_pins<1> = BEL "uut_tx/OSERDES_TX_DATA_05"
PINNAME CLKDIV;
PIN uut_tx/OSERDES_TX_DATA_04_pins<1> = BEL "uut_tx/OSERDES_TX_DATA_04"
PINNAME CLKDIV;
PIN uut_tx/OSERDES_TX_DATA_03_pins<1> = BEL "uut_tx/OSERDES_TX_DATA_03"
PINNAME CLKDIV;
PIN uut_tx/OSERDES_TX_DATA_02_pins<1> = BEL "uut_tx/OSERDES_TX_DATA_02"
PINNAME CLKDIV;
PIN uut_tx/OSERDES_TX_DATA_01_pins<1> = BEL "uut_tx/OSERDES_TX_DATA_01"
PINNAME CLKDIV;
PIN uut_tx/OSERDES_TX_DATA_00_pins<1> = BEL "uut_tx/OSERDES_TX_DATA_00"
PINNAME CLKDIV;
PIN
uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.WIDE_PRIM36.noeccerr.SDP_pins<184>
= BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.WIDE_PRIM36.noeccerr.SDP"
PINNAME RDCLKL;
PIN
uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.WIDE_PRIM36.noeccerr.SDP_pins<185>
= BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.WIDE_PRIM36.noeccerr.SDP"
PINNAME RDCLKU;
PIN
uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.WIDE_PRIM36.noeccerr.SDP_pins<188>
= BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.WIDE_PRIM36.noeccerr.SDP"
PINNAME RDRCLKL;
PIN
uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.WIDE_PRIM36.noeccerr.SDP_pins<189>
= BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.WIDE_PRIM36.noeccerr.SDP"
PINNAME RDRCLKU;
TIMEGRP TXCLKDIV = PIN "uut_tx/OSERDES_TX_Cntl_pins<1>" PIN
"uut_tx/OSERDES_TX_DATA_15_pins<1>" PIN
"uut_tx/OSERDES_TX_DATA_14_pins<1>" PIN
"uut_tx/OSERDES_TX_DATA_13_pins<1>" PIN
"uut_tx/OSERDES_TX_DATA_12_pins<1>" PIN
"uut_tx/OSERDES_TX_DATA_11_pins<1>" PIN
"uut_tx/OSERDES_TX_DATA_10_pins<1>" PIN
"uut_tx/OSERDES_TX_DATA_09_pins<1>" PIN
"uut_tx/OSERDES_TX_DATA_08_pins<1>" PIN
"uut_tx/OSERDES_TX_DATA_07_pins<1>" PIN
"uut_tx/OSERDES_TX_DATA_06_pins<1>" PIN
"uut_tx/OSERDES_TX_DATA_05_pins<1>" PIN
"uut_tx/OSERDES_TX_DATA_04_pins<1>" PIN
"uut_tx/OSERDES_TX_DATA_03_pins<1>" PIN
"uut_tx/OSERDES_TX_DATA_02_pins<1>" PIN
"uut_tx/OSERDES_TX_DATA_01_pins<1>" PIN
"uut_tx/OSERDES_TX_DATA_00_pins<1>" BEL
"uut_tx/DATA_TO_OSERDES_REG_66" BEL "uut_tx/DATA_TO_OSERDES_REG_65"
BEL "uut_tx/DATA_TO_OSERDES_REG_62" BEL
"uut_tx/DATA_TO_OSERDES_REG_61" BEL "uut_tx/DATA_TO_OSERDES_REG_58"
BEL "uut_tx/DATA_TO_OSERDES_REG_57" BEL
"uut_tx/DATA_TO_OSERDES_REG_54" BEL "uut_tx/DATA_TO_OSERDES_REG_53"
BEL "uut_tx/DATA_TO_OSERDES_REG_50" BEL
"uut_tx/DATA_TO_OSERDES_REG_49" BEL "uut_tx/DATA_TO_OSERDES_REG_46"
BEL "uut_tx/DATA_TO_OSERDES_REG_45" BEL
"uut_tx/DATA_TO_OSERDES_REG_42" BEL "uut_tx/DATA_TO_OSERDES_REG_41"
BEL "uut_tx/DATA_TO_OSERDES_REG_38" BEL
"uut_tx/DATA_TO_OSERDES_REG_37" BEL "uut_tx/DATA_TO_OSERDES_REG_34"
BEL "uut_tx/DATA_TO_OSERDES_REG_33" BEL
"uut_tx/DATA_TO_OSERDES_REG_30" BEL "uut_tx/DATA_TO_OSERDES_REG_29"
BEL "uut_tx/DATA_TO_OSERDES_REG_26" BEL
"uut_tx/DATA_TO_OSERDES_REG_25" BEL "uut_tx/DATA_TO_OSERDES_REG_22"
BEL "uut_tx/DATA_TO_OSERDES_REG_21" BEL
"uut_tx/DATA_TO_OSERDES_REG_18" BEL "uut_tx/DATA_TO_OSERDES_REG_17"
BEL "uut_tx/DATA_TO_OSERDES_REG_14" BEL
"uut_tx/DATA_TO_OSERDES_REG_13" BEL "uut_tx/DATA_TO_OSERDES_REG_10"
BEL "uut_tx/DATA_TO_OSERDES_REG_9" BEL "uut_tx/DATA_TO_OSERDES_REG_6"
BEL "uut_tx/DATA_TO_OSERDES_REG_5" BEL "uut_tx/DATA_TO_OSERDES_REG_1"
BEL "uut_tx/FIFO_DATA_VALID" BEL "uut_tx/DATA_TO_OSERDES_REG_67" BEL
"uut_tx/DATA_TO_OSERDES_REG_64" BEL "uut_tx/DATA_TO_OSERDES_REG_63"
BEL "uut_tx/DATA_TO_OSERDES_REG_60" BEL
"uut_tx/DATA_TO_OSERDES_REG_59" BEL "uut_tx/DATA_TO_OSERDES_REG_56"
BEL "uut_tx/DATA_TO_OSERDES_REG_55" BEL
"uut_tx/DATA_TO_OSERDES_REG_52" BEL "uut_tx/DATA_TO_OSERDES_REG_51"
BEL "uut_tx/DATA_TO_OSERDES_REG_48" BEL
"uut_tx/DATA_TO_OSERDES_REG_47" BEL "uut_tx/DATA_TO_OSERDES_REG_44"
BEL "uut_tx/DATA_TO_OSERDES_REG_43" BEL
"uut_tx/DATA_TO_OSERDES_REG_40" BEL "uut_tx/DATA_TO_OSERDES_REG_39"
BEL "uut_tx/DATA_TO_OSERDES_REG_36" BEL
"uut_tx/DATA_TO_OSERDES_REG_35" BEL "uut_tx/DATA_TO_OSERDES_REG_32"
BEL "uut_tx/DATA_TO_OSERDES_REG_31" BEL
"uut_tx/DATA_TO_OSERDES_REG_28" BEL "uut_tx/DATA_TO_OSERDES_REG_27"
BEL "uut_tx/DATA_TO_OSERDES_REG_24" BEL
"uut_tx/DATA_TO_OSERDES_REG_23" BEL "uut_tx/DATA_TO_OSERDES_REG_20"
BEL "uut_tx/DATA_TO_OSERDES_REG_19" BEL
"uut_tx/DATA_TO_OSERDES_REG_16" BEL "uut_tx/DATA_TO_OSERDES_REG_15"
BEL "uut_tx/DATA_TO_OSERDES_REG_12" BEL
"uut_tx/DATA_TO_OSERDES_REG_11" BEL "uut_tx/DATA_TO_OSERDES_REG_8" BEL
"uut_tx/DATA_TO_OSERDES_REG_7" BEL "uut_tx/DATA_TO_OSERDES_REG_4" BEL
"uut_tx/DATA_TO_OSERDES_REG_0" BEL "uut_tx/rd_en" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/rstblk/rd_rst_asreg_d2" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/rstblk/rd_rst_asreg_d1" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/rstblk/rd_rst_asreg" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/rstblk/rd_rst_reg_2" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/rstblk/rd_rst_reg_1" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/rstblk/rd_rst_reg_0" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/gras.rsts/ram_empty_fb_i" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/gras.rsts/ram_almost_empty_i" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_bin_5" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_bin_4" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_bin_3" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_bin_2" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_bin_1" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_bin_0" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_d1_5" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_d1_4" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_d1_3" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_d1_2" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_d1_1" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_d1_0" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_5" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_4" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_3" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_2" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_1" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_0" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/rd_pntr_gc_5" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/rd_pntr_gc_4" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/rd_pntr_gc_3" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/rd_pntr_gc_2" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/rd_pntr_gc_1" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/rd_pntr_gc_0" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_4" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_3" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_5" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_1" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_0" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_2" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d1_2" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d1_0" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d1_1" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d1_5" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d1_3" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d1_4" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d2_5" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d2_4" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d2_3" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d2_2" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d2_1" BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d2_0" PIN
"uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.WIDE_PRIM36.noeccerr.SDP_pins<184>"
PIN
"uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.WIDE_PRIM36.noeccerr.SDP_pins<185>"
PIN
"uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.WIDE_PRIM36.noeccerr.SDP_pins<188>"
PIN
"uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.WIDE_PRIM36.noeccerr.SDP_pins<189>"
PIN
"uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.WIDE_PRIM36.noeccerr.SDP_pins<184>"
PIN
"uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.WIDE_PRIM36.noeccerr.SDP_pins<185>"
PIN
"uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.WIDE_PRIM36.noeccerr.SDP_pins<188>"
PIN
"uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.WIDE_PRIM36.noeccerr.SDP_pins<189>"
PIN
"uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.WIDE_PRIM36.noeccerr.SDP_pins<184>"
PIN
"uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.WIDE_PRIM36.noeccerr.SDP_pins<185>"
PIN
"uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.WIDE_PRIM36.noeccerr.SDP_pins<188>"
PIN
"uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.WIDE_PRIM36.noeccerr.SDP_pins<189>"
PIN
"uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.WIDE_PRIM36.noeccerr.SDP_pins<184>"
PIN
"uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.WIDE_PRIM36.noeccerr.SDP_pins<185>"
PIN
"uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.WIDE_PRIM36.noeccerr.SDP_pins<188>"
PIN
"uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.WIDE_PRIM36.noeccerr.SDP_pins<189>";
PIN
uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.WIDE_PRIM36.noeccerr.SDP_pins<252>
= BEL
"uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.WIDE_PRIM36.noeccerr.SDP"
PINNAME WRCLKL;
PIN
uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.WIDE_PRIM36.noeccerr.SDP_pins<253>
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