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来自「FPGA之间的LVDS传输」· PCF 代码 · 共 965 行 · 第 1/5 页

        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_45" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_46" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_49" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_50" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_53" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_54" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_57" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_58" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_61" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_62" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_65" PIN
        "u_lvds/uut_tx/OSERDES_TX_DATA_00_pins<1>" PIN
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        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_55" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_56" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_59" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_60" BEL
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        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_64" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d2_0" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d2_1" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d2_2" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d2_3" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d2_4" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d2_5" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d1_4" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d1_3" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d1_5" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d1_1" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d1_0" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d1_2" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_2" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_0" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_1" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_5" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_3" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_4" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/rd_pntr_gc_0" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/rd_pntr_gc_1" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/rd_pntr_gc_2" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/rd_pntr_gc_3" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/rd_pntr_gc_4" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/rd_pntr_gc_5" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_1" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_2" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_3" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_4" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_5" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_6" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_d1_1"
        BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_d1_2"
        BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_d1_3"
        BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_d1_4"
        BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_d1_5"
        BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_d1_6"
        BEL "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_bin_1" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_bin_2" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_bin_3" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_bin_4" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_bin_5" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_bin_6" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/gras.rsts/ram_almost_empty_i"
        BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/gras.rsts/ram_empty_fb_i"
        BEL "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/rstblk/rd_rst_reg_0" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/rstblk/rd_rst_reg_1" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/rstblk/rd_rst_reg_2" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/rstblk/rd_rst_asreg" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/rstblk/rd_rst_asreg_d1" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/rstblk/rd_rst_asreg_d2" PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<72>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<73>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<228>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<229>"
        PIN
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        PIN
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        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<228>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<229>"
        PIN
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        PIN
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        PIN
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        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<229>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<72>"
        PIN
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        PIN
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        PIN
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        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<72>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<73>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<228>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<229>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<72>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<73>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<228>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<229>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<72>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<73>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<228>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<229>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<72>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<73>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<228>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<229>"
        BEL "RESET_r_0";
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        "u_lvds/uut_tx/OSERDES_TX_DATA_00" PINNAME CLK;
PIN u_lvds/uut_tx/OSERDES_TX_DATA_01_pins<0> = BEL
        "u_lvds/uut_tx/OSERDES_TX_DATA_01" PINNAME CLK;
PIN u_lvds/uut_tx/OSERDES_TX_DATA_02_pins<0> = BEL
        "u_lvds/uut_tx/OSERDES_TX_DATA_02" PINNAME CLK;
PIN u_lvds/uut_tx/OSERDES_TX_DATA_03_pins<0> = BEL
        "u_lvds/uut_tx/OSERDES_TX_DATA_03" PINNAME CLK;
PIN u_lvds/uut_tx/OSERDES_TX_DATA_04_pins<0> = BEL
        "u_lvds/uut_tx/OSERDES_TX_DATA_04" PINNAME CLK;
PIN u_lvds/uut_tx/OSERDES_TX_DATA_05_pins<0> = BEL
        "u_lvds/uut_tx/OSERDES_TX_DATA_05" PINNAME CLK;