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来自「FPGA之间的LVDS传输」· PCF 代码 · 共 965 行 · 第 1/5 页

PCF
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        "u_lvds/uut_tx/OSERDES_TX_DATA_02_pins<1>" PIN
        "u_lvds/uut_tx/OSERDES_TX_DATA_03_pins<1>" PIN
        "u_lvds/uut_tx/OSERDES_TX_DATA_04_pins<1>" PIN
        "u_lvds/uut_tx/OSERDES_TX_DATA_05_pins<1>" PIN
        "u_lvds/uut_tx/OSERDES_TX_DATA_06_pins<1>" PIN
        "u_lvds/uut_tx/OSERDES_TX_DATA_07_pins<1>" PIN
        "u_lvds/uut_tx/OSERDES_TX_DATA_08_pins<1>" PIN
        "u_lvds/uut_tx/OSERDES_TX_DATA_09_pins<1>" PIN
        "u_lvds/uut_tx/OSERDES_TX_DATA_10_pins<1>" PIN
        "u_lvds/uut_tx/OSERDES_TX_DATA_11_pins<1>" PIN
        "u_lvds/uut_tx/OSERDES_TX_DATA_12_pins<1>" PIN
        "u_lvds/uut_tx/OSERDES_TX_DATA_13_pins<1>" PIN
        "u_lvds/uut_tx/OSERDES_TX_DATA_14_pins<1>" PIN
        "u_lvds/uut_tx/OSERDES_TX_DATA_15_pins<1>" PIN
        "u_lvds/uut_tx/OSERDES_TX_Cntl_pins<1>" BEL "u_lvds/uut_tx/rd_en" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_0" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_3" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_4" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_7" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_8" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_11" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_12" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_15" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_16" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_19" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_20" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_23" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_24" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_27" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_28" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_31" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_32" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_35" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_36" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_39" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_40" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_43" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_44" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_47" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_48" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_51" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_52" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_55" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_56" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_59" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_60" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_63" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_64" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d2_0" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d2_1" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d2_2" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d2_3" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d2_4" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d2_5" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d1_4" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d1_3" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d1_5" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d1_1" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d1_0" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_d1_2" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_2" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_0" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_1" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_5" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_3" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/rpntr/count_4" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/rd_pntr_gc_0" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/rd_pntr_gc_1" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/rd_pntr_gc_2" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/rd_pntr_gc_3" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/rd_pntr_gc_4" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/rd_pntr_gc_5" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_1" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_2" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_3" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_4" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_5" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_6" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_d1_1"
        BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_d1_2"
        BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_d1_3"
        BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_d1_4"
        BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_d1_5"
        BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc_asreg_d1_6"
        BEL "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_bin_1" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_bin_2" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_bin_3" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_bin_4" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_bin_5" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gcx.clkx/wr_pntr_bin_6" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/gras.rsts/ram_almost_empty_i"
        BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/gl0.rd/gras.rsts/ram_empty_fb_i"
        BEL "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/rstblk/rd_rst_reg_0" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/rstblk/rd_rst_reg_1" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/rstblk/rd_rst_reg_2" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/rstblk/rd_rst_asreg" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/rstblk/rd_rst_asreg_d1" BEL
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/rstblk/rd_rst_asreg_d2" PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<72>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<73>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<228>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<229>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<72>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<73>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<228>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<229>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<72>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<73>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<228>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<229>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<72>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<73>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<228>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<229>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<72>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<73>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<228>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<229>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<72>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<73>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<228>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<229>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<72>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<73>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<228>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<229>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<72>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<73>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<228>"
        PIN
        "u_lvds/uut_tx/U_FIFO/BU2/U0/grf.rf/mem/gbm.gbmg.gbmga.ngecc.bmg/blk_mem_generator/valid.cstr/ramloop[1].ram.r/v5_noinit.ram/SDP.SINGLE_PRIM36.TDP_pins<229>"
        BEL "RESET_r_0";
TIMEGRP u_DCM_CLK2X_BUF = BEL "RESET_r_1" BEL "RESET_r_2" BEL "RESET_r_3" BEL
        "RESET_r_4" BEL "RESET_r_5" BEL "RESET_r_6" BEL "RESET_r_7" BEL
        "RESET_r_8" BEL "RESET_r_9" BEL "u_lvds/uut_tx/FIFO_DATA_VALID" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_1" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_2" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_5" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_6" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_9" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_10" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_13" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_14" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_17" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_18" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_21" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_22" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_25" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_26" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_29" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_30" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_33" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_34" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_37" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_38" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_41" BEL
        "u_lvds/uut_tx/DATA_TO_OSERDES_REG_42" BEL
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lvds_bist_top.pcf - 源码说明

本页面展示了「FPGA之间的LVDS传输」中的 lvds_bist_top.pcf 源码文件，采用 PCF 编程语言编写，共 965 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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