pll_control.tdf

来自「《FPGA嵌入式应用系统开发典型实例》-书的光盘资料」· TDF 代码 · 共 20 行

--////////////////////////////////////////////////////////////////////////////////////////////////////////////  // 该电路为外部锁相环的控制电路；                                                                         //
--// 该电路的输入信号为 pdh_sel 信号;                                                                       //
--// 其输出为外部锁相环的控制系数v[8..0],r[6..0],s[2..0]信号;                                               //
--////////////////////////////////////////////////////////////////////////////////////////////////////////////

SUBDESIGN Pll_control   -- 设计实体名；
(
	pdh_sel[1..0]          : INPUT;
	v[8..0],r[6..0],s[2..0]: OUTPUT;
)
BEGIN
  TABLE
	pdh_sel[1..0]=> v[8..0],r[6..0],s[2..0];
    0      => B"001111000",B"0010111",B"100";
           1      => B"100000000",B"0010111",B"100";
           2      => B"010101011",B"0010111",B"100";
           3      => B"100001000",B"0010111",B"100";
  END TABLE;
END;