counter.v

来自「本实例是学习fpga的入门程序 希望大家喜欢」· Verilog 代码 · 共 39 行

`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date:    14:56:05 04/29/2009 
// Design Name: 
// Module Name:    counter 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
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module counter(clk, rst_n, dir, cnt_out);
    input clk;
    input rst_n;
    input dir;
    output [15:0] cnt_out;

   reg [37:0] cnt;
   
   always @(posedge clk)
      if (!rst_n)
         cnt <= 0;
      else if (dir)
            cnt <= cnt + 1;
         else
            cnt <= cnt - 1;
   assign cnt_out = cnt[37:22];					
    
endmodule