cnt16.fit.rpt

在quartus开发环境下

+-------------------------------------------------------------------------------+
; Delay Chain Summary                                                           ;
+------+----------+---------------+---------------+-----------------------+-----+
; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+------+----------+---------------+---------------+-----------------------+-----+
; en   ; Input    ; 0             ; 0             ; --                    ; --  ;
; clk  ; Input    ; 0             ; 0             ; --                    ; --  ;
; d[0] ; Input    ; 0             ; 0             ; --                    ; --  ;
; r    ; Input    ; 0             ; 0             ; --                    ; --  ;
; s    ; Input    ; 6             ; 6             ; --                    ; --  ;
; d[1] ; Input    ; 6             ; 6             ; --                    ; --  ;
; d[2] ; Input    ; 6             ; 6             ; --                    ; --  ;
; d[3] ; Input    ; 6             ; 6             ; --                    ; --  ;
; co   ; Output   ; --            ; --            ; --                    ; --  ;
; q[0] ; Output   ; --            ; --            ; --                    ; --  ;
; q[1] ; Output   ; --            ; --            ; --                    ; --  ;
; q[2] ; Output   ; --            ; --            ; --                    ; --  ;
; q[3] ; Output   ; --            ; --            ; --                    ; --  ;
+------+----------+---------------+---------------+-----------------------+-----+


+---------------------------------------------------+
; Pad To Core Delay Chain Fanout                    ;
+---------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+---------------------+-------------------+---------+
; en                  ;                   ;         ;
; clk                 ;                   ;         ;
; d[0]                ;                   ;         ;
; r                   ;                   ;         ;
; s                   ;                   ;         ;
;      - q[0]~reg0    ; 0                 ; 6       ;
;      - q[1]~reg0    ; 0                 ; 6       ;
;      - q[2]~reg0    ; 0                 ; 6       ;
;      - q[3]~reg0    ; 0                 ; 6       ;
; d[1]                ;                   ;         ;
;      - q[1]~reg0    ; 0                 ; 6       ;
; d[2]                ;                   ;         ;
;      - q[2]~reg0    ; 0                 ; 6       ;
; d[3]                ;                   ;         ;
;      - q[3]~reg0    ; 0                 ; 6       ;
+---------------------+-------------------+---------+


+-------------------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                         ;
+------+----------+---------+--------------+--------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Usage        ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+------+----------+---------+--------------+--------+----------------------+------------------+---------------------------+
; clk  ; PIN_17   ; 4       ; Clock        ; yes    ; Global clock         ; GCLK2            ; --                        ;
; r    ; PIN_18   ; 4       ; Async. clear ; yes    ; Global clock         ; GCLK1            ; --                        ;
; s    ; PIN_142  ; 4       ; Sync. load   ; no     ; --                   ; --               ; --                        ;
+------+----------+---------+--------------+--------+----------------------+------------------+---------------------------+


+-------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals                                                                     ;
+------+----------+---------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+------+----------+---------+----------------------+------------------+---------------------------+
; clk  ; PIN_17   ; 4       ; Global clock         ; GCLK2            ; --                        ;
; r    ; PIN_18   ; 4       ; Global clock         ; GCLK1            ; --                        ;
+------+----------+---------+----------------------+------------------+---------------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+-----------+---------------------+
; Name      ; Fan-Out             ;
+-----------+---------------------+
; s         ; 4                   ;
; q[3]~reg0 ; 3                   ;
; q[2]~reg0 ; 3                   ;
; q[1]~reg0 ; 3                   ;
; q[0]~reg0 ; 3                   ;
; en        ; 2                   ;
; d[3]      ; 1                   ;
; d[2]      ; 1                   ;
; d[1]      ; 1                   ;
; d[0]      ; 1                   ;
; q[3]~51   ; 1                   ;
; q[2]~54   ; 1                   ;
; q[2]~50   ; 1                   ;
; q[1]~53   ; 1                   ;
; q[1]~49   ; 1                   ;
; q[0]~52   ; 1                   ;
; q[0]~48   ; 1                   ;
; co~0      ; 1                   ;
; co~30     ; 1                   ;
+-----------+---------------------+


+----------------------------------------------------+
; Interconnect Usage Summary                         ;
+----------------------------+-----------------------+
; Interconnect Resource Type ; Usage                 ;
+----------------------------+-----------------------+
; Block interconnects        ; 15 / 26,052 ( < 1 % ) ;
; C16 interconnects          ; 1 / 1,156 ( < 1 % )   ;
; C4 interconnects           ; 13 / 17,952 ( < 1 % ) ;
; Direct links               ; 4 / 26,052 ( < 1 % )  ;
; Global clocks              ; 2 / 8 ( 25 % )        ;
; Local interconnects        ; 5 / 8,256 ( < 1 % )   ;
; R24 interconnects          ; 2 / 1,020 ( < 1 % )   ;
; R4 interconnects           ; 1 / 22,440 ( < 1 % )  ;
+----------------------------+-----------------------+


+--------------------------------------------------------------------------+
; LAB Logic Elements                                                       ;
+--------------------------------------------+-----------------------------+
; Number of Logic Elements  (Average = 6.00) ; Number of LABs  (Total = 1) ;
+--------------------------------------------+-----------------------------+
; 1                                          ; 0                           ;
; 2                                          ; 0                           ;
; 3                                          ; 0                           ;
; 4                                          ; 0                           ;
; 5                                          ; 0                           ;
; 6                                          ; 1                           ;
; 7                                          ; 0                           ;
; 8                                          ; 0                           ;
; 9                                          ; 0                           ;
; 10                                         ; 0                           ;
; 11                                         ; 0                           ;
; 12                                         ; 0                           ;
; 13                                         ; 0                           ;
; 14                                         ; 0                           ;
; 15                                         ; 0                           ;
; 16                                         ; 0                           ;
+--------------------------------------------+-----------------------------+