📄 anyodd_div.fit.rpt
字号:
+------+----------+---------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+------+----------+---------+----------------------+------------------+---------------------------+
; clk ; PIN_17 ; 66 ; Global clock ; GCLK2 ; -- ;
+------+----------+---------+----------------------+------------------+---------------------------+
+---------------------------------+
; Non-Global High Fan-Out Signals ;
+------------+--------------------+
; Name ; Fan-Out ;
+------------+--------------------+
; cnt1[2] ; 6 ;
; cnt1[1] ; 6 ;
; cnt2[2] ; 6 ;
; cnt2[1] ; 6 ;
; Equal0~338 ; 4 ;
; Equal1~338 ; 4 ;
; cnt1[0] ; 3 ;
; cnt2[0] ; 3 ;
; Equal0~337 ; 2 ;
; cnt1[31] ; 2 ;
; cnt1[30] ; 2 ;
; cnt1[29] ; 2 ;
; cnt1[28] ; 2 ;
; cnt1[27] ; 2 ;
; cnt1[26] ; 2 ;
; cnt1[25] ; 2 ;
; cnt1[24] ; 2 ;
; cnt1[23] ; 2 ;
; cnt1[22] ; 2 ;
; cnt1[21] ; 2 ;
; cnt1[20] ; 2 ;
; cnt1[19] ; 2 ;
; Equal0~333 ; 2 ;
; cnt1[18] ; 2 ;
; cnt1[17] ; 2 ;
; cnt1[16] ; 2 ;
; cnt1[15] ; 2 ;
; cnt1[14] ; 2 ;
; cnt1[13] ; 2 ;
; cnt1[12] ; 2 ;
; cnt1[11] ; 2 ;
; cnt1[10] ; 2 ;
; cnt1[9] ; 2 ;
; cnt1[8] ; 2 ;
; cnt1[7] ; 2 ;
; cnt1[6] ; 2 ;
; cnt1[5] ; 2 ;
; cnt1[4] ; 2 ;
; cnt1[3] ; 2 ;
; Equal1~337 ; 2 ;
; cnt2[31] ; 2 ;
; cnt2[30] ; 2 ;
; cnt2[29] ; 2 ;
; cnt2[28] ; 2 ;
; cnt2[27] ; 2 ;
; cnt2[26] ; 2 ;
; cnt2[25] ; 2 ;
; cnt2[24] ; 2 ;
; cnt2[23] ; 2 ;
; cnt2[22] ; 2 ;
+------------+--------------------+
+----------------------------------------------------+
; Interconnect Usage Summary ;
+----------------------------+-----------------------+
; Interconnect Resource Type ; Usage ;
+----------------------------+-----------------------+
; Block interconnects ; 78 / 26,052 ( < 1 % ) ;
; C16 interconnects ; 0 / 1,156 ( 0 % ) ;
; C4 interconnects ; 41 / 17,952 ( < 1 % ) ;
; Direct links ; 26 / 26,052 ( < 1 % ) ;
; Global clocks ; 1 / 8 ( 13 % ) ;
; Local interconnects ; 87 / 8,256 ( 1 % ) ;
; R24 interconnects ; 0 / 1,020 ( 0 % ) ;
; R4 interconnects ; 30 / 22,440 ( < 1 % ) ;
+----------------------------+-----------------------+
+---------------------------------------------------------------------------+
; LAB Logic Elements ;
+---------------------------------------------+-----------------------------+
; Number of Logic Elements (Average = 12.13) ; Number of LABs (Total = 8) ;
+---------------------------------------------+-----------------------------+
; 1 ; 2 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 0 ;
; 9 ; 0 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 0 ;
; 13 ; 0 ;
; 14 ; 0 ;
; 15 ; 1 ;
; 16 ; 5 ;
+---------------------------------------------+-----------------------------+
+------------------------------------------------------------------+
; LAB-wide Signals ;
+------------------------------------+-----------------------------+
; LAB-wide Signals (Average = 0.75) ; Number of LABs (Total = 8) ;
+------------------------------------+-----------------------------+
; 1 Clock ; 6 ;
+------------------------------------+-----------------------------+
+----------------------------------------------------------------------------+
; LAB Signals Sourced ;
+----------------------------------------------+-----------------------------+
; Number of Signals Sourced (Average = 20.38) ; Number of LABs (Total = 8) ;
+----------------------------------------------+-----------------------------+
; 0 ; 0 ;
; 1 ; 2 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 0 ;
; 9 ; 0 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 0 ;
; 13 ; 0 ;
; 14 ; 0 ;
; 15 ; 0 ;
; 16 ; 0 ;
; 17 ; 0 ;
; 18 ; 0 ;
; 19 ; 1 ;
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