lpm_fifo.fit.rpt

来自「在quartus开发环境下」· RPT 代码 · 共 468 行 · 第 1/5 页

; Limit to One Fitting Attempt                       ; Off                            ; Off                            ;
; Final Placement Optimizations                      ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations        ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                      ; 1                              ; 1                              ;
; Slow Slew Rate                                     ; Off                            ; Off                            ;
; PCI I/O                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                 ; Off                            ; Off                            ;
; Auto Packed Registers -- Stratix/Stratix GX        ; Auto                           ; Auto                           ;
; Auto Delay Chains                                  ; On                             ; On                             ;
; Auto Merge PLLs                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic ; Off                            ; Off                            ;
; Perform Register Duplication                       ; Off                            ; Off                            ;
; Perform Register Retiming                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining             ; Off                            ; Off                            ;
; Fitter Effort                                      ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication           ; Auto                           ; Auto                           ;
; Auto Register Duplication                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                  ; On                             ; On                             ;
; Auto Global Register Control Signals               ; On                             ; On                             ;
; Stop After Congestion Map Generation               ; Off                            ; Off                            ;
; Use smart compilation                              ; Off                            ; Off                            ;
+----------------------------------------------------+--------------------------------+--------------------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in D:/my_eda2/lpm_fifo/lpm_fifo.pin.


+------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Usage Summary                                                                                                            ;
+---------------------------------------------+--------------------------------------------------------------------------------------------+
; Resource                                    ; Usage                                                                                      ;
+---------------------------------------------+--------------------------------------------------------------------------------------------+
; Total logic elements                        ; 34 / 10,570 ( < 1 % )                                                                      ;
;     -- Combinational with no register       ; 10                                                                                         ;
;     -- Register only                        ; 0                                                                                          ;
;     -- Combinational with a register        ; 24                                                                                         ;
;                                             ;                                                                                            ;
; Logic element usage by number of LUT inputs ;                                                                                            ;
;     -- 4 input functions                    ; 14                                                                                         ;
;     -- 3 input functions                    ; 12                                                                                         ;
;     -- 2 input functions                    ; 6                                                                                          ;
;     -- 1 input functions                    ; 2                                                                                          ;
;     -- 0 input functions                    ; 0                                                                                          ;
;                                             ;                                                                                            ;
; Logic elements by mode                      ;                                                                                            ;
;     -- normal mode                          ; 23                                                                                         ;
;     -- arithmetic mode                      ; 11                                                                                         ;
;     -- qfbk mode                            ; 5                                                                                          ;
;     -- register cascade mode                ; 0                                                                                          ;
;     -- synchronous clear/load mode          ; 0                                                                                          ;
;     -- asynchronous clear/load mode         ; 0                                                                                          ;
;                                             ;                                                                                            ;
; Total registers                             ; 24 / 12,506 ( < 1 % )                                                                      ;
; Total LABs                                  ; 6 / 1,057 ( < 1 % )                                                                        ;
; Logic elements in carry chains              ; 14                                                                                         ;
; User inserted logic elements                ; 0                                                                                          ;
; Virtual pins                                ; 0                                                                                          ;
; I/O pins                                    ; 26 / 336 ( 8 % )                                                                           ;
;     -- Clock pins                           ; 4 / 16 ( 25 % )                                                                            ;
; Global signals                              ; 1                                                                                          ;
; M512s                                       ; 1 / 94 ( 1 % )                                                                             ;
; M4Ks                                        ; 0 / 60 ( 0 % )                                                                             ;
; M-RAMs                                      ; 0 / 1 ( 0 % )                                                                              ;
; Total memory bits                           ; 256 / 920,448 ( < 1 % )                                                                    ;
; Total RAM block bits                        ; 576 / 920,448 ( < 1 % )                                                                    ;
; DSP block 9-bit elements                    ; 0 / 48 ( 0 % )                                                                             ;
; PLLs                                        ; 0 / 6 ( 0 % )                                                                              ;
; Global clocks                               ; 1 / 16 ( 6 % )                                                                             ;
; Regional clocks                             ; 0 / 16 ( 0 % )                                                                             ;
; Fast regional clocks                        ; 0 / 8 ( 0 % )                                                                              ;
; SERDES transmitters                         ; 0 / 44 ( 0 % )                                                                             ;
; SERDES receivers                            ; 0 / 44 ( 0 % )                                                                             ;
; Average interconnect usage                  ; 0%                                                                                         ;
; Peak interconnect usage                     ; 0%                                                                                         ;
; Maximum fan-out node                        ; clock                                                                                      ;
; Maximum fan-out                             ; 25                                                                                         ;
; Highest non-global fan-out signal           ; fifo:inst|scfifo:scfifo_component|scfifo_0mv:auto_generated|a_dpfifo_7sv:dpfifo|valid_wreq ;
; Highest non-global fan-out                  ; 12                                                                                         ;
; Total fan-out                               ; 167                                                                                        ;
; Average fan-out                             ; 2.69                                                                                       ;
+---------------------------------------------+--------------------------------------------------------------------------------------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                    ;
+---------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name    ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+---------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+