📄 pll.map.rpt
字号:
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; E3_HIGH ; 1 ; Untyped ;
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; CHARGE_PUMP_CURRENT ; 2 ; Untyped ;
; LOOP_FILTER_R ; 1.000000 ; Untyped ;
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; INTENDED_DEVICE_FAMILY ; Cyclone II ; Untyped ;
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; PORT_ENABLE1 ; PORT_CONNECTIVITY ; Untyped ;
; PORT_LOCKED ; PORT_USED ; Untyped ;
; PORT_CONFIGUPDATE ; PORT_UNUSED ; Untyped ;
; PORT_FBOUT ; PORT_CONNECTIVITY ; Untyped ;
; PORT_PHASEDONE ; PORT_UNUSED ; Untyped ;
; PORT_PHASESTEP ; PORT_UNUSED ; Untyped ;
; PORT_PHASEUPDOWN ; PORT_UNUSED ; Untyped ;
; PORT_SCANCLKENA ; PORT_UNUSED ; Untyped ;
; PORT_PHASECOUNTERSELECT ; PORT_UNUSED ; Untyped ;
; M_TEST_SOURCE ; 5 ; Untyped ;
; C0_TEST_SOURCE ; 5 ; Untyped ;
; C1_TEST_SOURCE ; 5 ; Untyped ;
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; C3_TEST_SOURCE ; 5 ; Untyped ;
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; C6_TEST_SOURCE ; 0 ; Untyped ;
; C7_TEST_SOURCE ; 0 ; Untyped ;
; C8_TEST_SOURCE ; 0 ; Untyped ;
; C9_TEST_SOURCE ; 0 ; Untyped ;
; CBXI_PARAMETER ; NOTHING ; Untyped ;
; VCO_FREQUENCY_CONTROL ; AUTO ; Untyped ;
; VCO_PHASE_SHIFT_STEP ; 0 ; Untyped ;
; WIDTH_CLOCK ; 6 ; Untyped ;
; DEVICE_FAMILY ; Cyclone II ; Untyped ;
; AUTO_CARRY_CHAINS ; ON ; AUTO_CARRY ;
; IGNORE_CARRY_BUFFERS ; OFF ; IGNORE_CARRY ;
; AUTO_CASCADE_CHAINS ; ON ; AUTO_CASCADE ;
; IGNORE_CASCADE_BUFFERS ; OFF ; IGNORE_CASCADE ;
+-------------------------------+-------------------+------------------+
Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings Tables in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off".
+-------------------------------+
; Analysis & Synthesis Messages ;
+-------------------------------+
Info: *******************************************************************
Info: Running Quartus II Analysis & Synthesis
Info: Version 7.0 Build 33 02/05/2007 SJ Full Version
Info: Processing started: Wed Apr 25 20:17:32 2007
Info: Command: quartus_map --read_settings_files=on --write_settings_files=off pll -c pll
Info: Found 1 design units, including 1 entities, in source file Block1.bdf
Info: Found entity 1: Block1
Warning: Using design file pll.vhd, which is not specified as a design file for the current project, but contains definitions for 2 design units and 1 entities in project
Info: Found design unit 1: pll-SYN
Info: Found entity 1: pll
Info: Elaborating entity "pll" for the top level hierarchy
Info: Found 1 design units, including 1 entities, in source file e:/altera/quartus ii7.0/quartus/libraries/megafunctions/altpll.tdf
Info: Found entity 1: altpll
Info: Elaborating entity "altpll" for hierarchy "altpll:altpll_component"
Info: Elaborated megafunction instantiation "altpll:altpll_component"
Info: Implemented 7 device resources after synthesis - the final resource count might be different
Info: Implemented 2 input pins
Info: Implemented 4 output pins
Info: Implemented 1 ClockLock PLLs
Info: Quartus II Analysis & Synthesis was successful. 0 errors, 1 warning
Info: Allocated 139 megabytes of memory during processing
Info: Processing ended: Wed Apr 25 20:17:37 2007
Info: Elapsed time: 00:00:05
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