cpld_qq2812.fit.rpt

2812学习板 cpld 源代码,2812学习板的译码部分

; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+------+----------+---------+----------------------+------------------+
; RD   ; PIN_D8   ; 11      ; On                   ; --               ;
; WR   ; PIN_D9   ; 41      ; On                   ; --               ;
+------+----------+---------+----------------------+------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+-----------------+---------------+
; Name            ; Fan-Out       ;
+-----------------+---------------+
; DSP_Add[5]      ; 60            ;
; DSP_Add[4]      ; 60            ;
; DSP_Add[3]      ; 60            ;
; DSP_Add[2]      ; 60            ;
; DSP_Add[1]      ; 60            ;
; DSP_Add[0]      ; 60            ;
; CS1             ; 53            ;
; DSP_Data[0]~15  ; 10            ;
; DSP_Data~22     ; 8             ;
; Equal0~1        ; 6             ;
; DSP_Data[2]~13  ; 5             ;
; DSP_Data[1]~14  ; 5             ;
; DSP_Data[7]~8   ; 4             ;
; DSP_Data[6]~9   ; 4             ;
; DSP_Data[5]~10  ; 4             ;
; DSP_Data[4]~11  ; 4             ;
; DSP_Data[3]~12  ; 4             ;
; DSP_Data_reg[1] ; 4             ;
; DSP_Data_reg[0] ; 4             ;
; DSP_Data_reg[2] ; 3             ;
; DSP_Data_reg[3] ; 3             ;
; DSP_Data_reg[4] ; 3             ;
; always4~3       ; 3             ;
; NMI2            ; 2             ;
; NMI1            ; 2             ;
; EXINT[4]        ; 2             ;
; EXINT[3]        ; 2             ;
; EXINT[2]        ; 2             ;
; EXINT[1]        ; 2             ;
; EXINT[0]        ; 2             ;
; IN[12]          ; 2             ;
; IN[11]          ; 2             ;
; IN[10]          ; 2             ;
; IN[9]           ; 2             ;
; IN[4]           ; 2             ;
; IN[3]           ; 2             ;
; IN[1]           ; 2             ;
; IN[0]           ; 2             ;
; FIFO_EMPTY      ; 2             ;
; FIFO_FULL       ; 2             ;
; FIFO_PROG       ; 2             ;
; PA0             ; 2             ;
; EXINT_reg[4]~43 ; 2             ;
; EXINT_reg[3]~39 ; 2             ;
; EXINT_reg[2]~35 ; 2             ;
; EXINT_reg[1]~31 ; 2             ;
; NMI2_reg~7      ; 2             ;
; EXINT_reg[0]~27 ; 2             ;
; NMI1_reg~7      ; 2             ;
; CANRX_1         ; 1             ;
+-----------------+---------------+


+-------------------------------------------------+
; Interconnect Usage Summary                      ;
+----------------------------+--------------------+
; Interconnect Resource Type ; Usage              ;
+----------------------------+--------------------+
; Output enables             ; 1 / 6 ( 17 % )     ;
; PIA buffers                ; 114 / 576 ( 20 % ) ;
; PIAs                       ; 121 / 576 ( 21 % ) ;
+----------------------------+--------------------+


+----------------------------------------------------------------------------+
; LAB External Interconnect                                                  ;
+----------------------------------------------+-----------------------------+
; LAB External Interconnects  (Average = 7.56) ; Number of LABs  (Total = 8) ;
+----------------------------------------------+-----------------------------+
; 0 - 2                                        ; 8                           ;
; 3 - 5                                        ; 1                           ;
; 6 - 8                                        ; 1                           ;
; 9 - 11                                       ; 1                           ;
; 12 - 14                                      ; 3                           ;
; 15 - 17                                      ; 0                           ;
; 18 - 20                                      ; 0                           ;
; 21 - 23                                      ; 0                           ;
; 24 - 26                                      ; 0                           ;
; 27 - 29                                      ; 0                           ;
; 30 - 32                                      ; 2                           ;
+----------------------------------------------+-----------------------------+


+----------------------------------------------------------------------+
; LAB Macrocells                                                       ;
+----------------------------------------+-----------------------------+
; Number of Macrocells  (Average = 4.50) ; Number of LABs  (Total = 8) ;
+----------------------------------------+-----------------------------+
; 0                                      ; 8                           ;
; 1                                      ; 2                           ;
; 2                                      ; 0                           ;
; 3                                      ; 0                           ;
; 4                                      ; 0                           ;
; 5                                      ; 0                           ;
; 6                                      ; 0                           ;
; 7                                      ; 0                           ;
; 8                                      ; 0                           ;
; 9                                      ; 1                           ;
; 10                                     ; 3                           ;
; 11                                     ; 0                           ;
; 12                                     ; 0                           ;
; 13                                     ; 0                           ;
; 14                                     ; 0                           ;
; 15                                     ; 1                           ;
; 16                                     ; 1                           ;
+----------------------------------------+-----------------------------+


+---------------------------------------------------------+
; Parallel Expander                                       ;
+--------------------------+------------------------------+
; Parallel Expander Length ; Number of Parallel Expanders ;
+--------------------------+------------------------------+
; 0                        ; 0                            ;
; 1                        ; 3                            ;
; 2                        ; 2                            ;
+--------------------------+------------------------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Logic Cell Interconnection                                                                                                                                                                                                                                                     ;
+-----+------------+----------------------------------------------------------------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------+
; LAB ; Logic Cell ; Input                                                                                                                                              ; Output                                                                                                 ;
+-----+------------+----------------------------------------------------------------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------+
;  A  ; LC4        ; FIFO_FULL, DSP_Add[1], DSP_Add[3], DSP_Add[2], DSP_Add[0], DSP_Add[4], DSP_Add[5], DSP_Data_reg[1], IN[9], IN[1]                                   ; Selector6~30                                                                                           ;
;  A  ; LC10       ; NMI2, always4~3, NMI2_reg~7                                                                                                                        ; NMI2_reg~7, DSP_Data_reg[1]                                                                            ;
;  A  ; LC8        ; WR, DSP_Data[1], DSP_Add[2], DSP_Add[1], DSP_Add[0], DSP_Add[3], CS1, DSP_Add[4], DSP_Add[5]                                                       ; LCD_Data[1]                                                                                            ;
;  A  ; LC13       ; WR, DSP_Data[0], Key[0], DSP_Add[2], DSP_