📄 segment2.map.rpt
字号:
; Suppress Register Optimization Related Messages ; Off ; Off ;
; Number of Removed Registers Reported in Synthesis Report ; 100 ; 100 ;
; Number of Inverted Registers Reported in Synthesis Report ; 100 ; 100 ;
; Clock MUX Protection ; On ; On ;
; Block Design Naming ; Auto ; Auto ;
; SDC constraint protection ; Off ; Off ;
; Synthesis Effort ; Auto ; Auto ;
; Shift Register Replacement - Allow Asynchronous Clear Signal ; On ; On ;
+--------------------------------------------------------------+--------------------+--------------------+
+------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Source Files Read ;
+----------------------------------+-----------------+-----------+-------------------------------------------------------+
; File Name with User-Entered Path ; Used in Netlist ; File Type ; File Name with Absolute Path ;
+----------------------------------+-----------------+-----------+-------------------------------------------------------+
; Segment2.v ; yes ; Other ; F:/FPGA4U/Example/FPGA4U/Segment2/Segment2/Segment2.v ;
+----------------------------------+-----------------+-----------+-------------------------------------------------------+
+-----------------------------------------------------+
; Analysis & Synthesis Resource Usage Summary ;
+---------------------------------------------+-------+
; Resource ; Usage ;
+---------------------------------------------+-------+
; Estimated Total logic elements ; 25 ;
; ; ;
; Total combinational functions ; 23 ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 0 ;
; -- 3 input functions ; 3 ;
; -- <=2 input functions ; 20 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 10 ;
; -- arithmetic mode ; 13 ;
; ; ;
; Total registers ; 25 ;
; -- Dedicated logic registers ; 25 ;
; -- I/O registers ; 0 ;
; ; ;
; I/O pins ; 15 ;
; Maximum fan-out node ; Clk ;
; Maximum fan-out ; 25 ;
; Total fan-out ; 106 ;
; Average fan-out ; 1.68 ;
+---------------------------------------------+-------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Resource Utilization by Entity ;
+----------------------------+-------------------+--------------+-------------+--------------+---------+-----------+------+--------------+---------------------+--------------+
; Compilation Hierarchy Node ; LC Combinationals ; LC Registers ; Memory Bits ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; Full Hierarchy Name ; Library Name ;
+----------------------------+-------------------+--------------+-------------+--------------+---------+-----------+------+--------------+---------------------+--------------+
; |Segment2 ; 23 (23) ; 25 (25) ; 0 ; 0 ; 0 ; 0 ; 15 ; 0 ; |Segment2 ; work ;
+----------------------------+-------------------+--------------+-------------+--------------+---------+-----------+------+--------------+---------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
Encoding Type: One-Hot
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; State Machine - |Segment2|Disp_Sel ;
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; Name ; Disp_Sel.1111 ; Disp_Sel.1110 ; Disp_Sel.1101 ; Disp_Sel.1100 ; Disp_Sel.1011 ; Disp_Sel.1010 ; Disp_Sel.1001 ; Disp_Sel.1000 ; Disp_Sel.0111 ; Disp_Sel.0110 ; Disp_Sel.0101 ; Disp_Sel.0100 ; Disp_Sel.0011 ; Disp_Sel.0010 ; Disp_Sel.0001 ; Disp_Sel.0000 ;
+---------------+---------------+---------------+---------------+---------------+---------------+---------------+---------------+---------------+---------------+---------------+---------------+---------------+---------------+---------------+---------------+---------------+
; Disp_Sel.0000 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
; Disp_Sel.0001 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ; 1 ;
; Disp_Sel.0010 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ; 0 ; 1 ;
; Disp_Sel.0011 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 1 ;
; Disp_Sel.0100 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 1 ;
; Disp_Sel.0101 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 1 ;
; Disp_Sel.0110 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ;
; Disp_Sel.0111 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ;
; Disp_Sel.1000 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ;
; Disp_Sel.1001 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ;
; Disp_Sel.1010 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ;
; Disp_Sel.1011 ; 0 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ;
; Disp_Sel.1100 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ;
; Disp_Sel.1101 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ;
; Disp_Sel.1110 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ;
; Disp_Sel.1111 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ;
+---------------+---------------+---------------+---------------+---------------+---------------+---------------+---------------+---------------+---------------+---------------+---------------+---------------+---------------+---------------+---------------+---------------+
+---------------------------------------------------------------------------------+
; Registers Removed During Synthesis ;
+----------------------------------------+----------------------------------------+
; Register name ; Reason for Removal ;
+----------------------------------------+----------------------------------------+
; Sev_Seg_Led_Data_n[7]~reg0 ; Stuck at GND due to stuck port data_in ;
; Sev_Seg_Led_Data_n[1]~reg0 ; Stuck at GND due to stuck port data_in ;
; Sev_Seg_Led_Data_n[0]~reg0 ; Merged with Sev_Seg_Led_Data_n[3]~reg0 ;
; Disp_Sel.0110 ; Lost fanout ;
; Disp_Sel.1000 ; Lost fanout ;
; Disp_Sel.1011 ; Lost fanout ;
; Disp_Sel.0101 ; Lost fanout ;
; Disp_Sel.0111 ; Lost fanout ;
; Disp_Sel.1001 ; Lost fanout ;
; Disp_Sel.1010 ; Lost fanout ;
; Disp_Sel.1100 ; Lost fanout ;
; Disp_Sel.1101 ; Lost fanout ;
; Disp_Sel.1110 ; Lost fanout ;
; Disp_Sel.1111 ; Lost fanout ;
; Disp_Sel~7 ; Lost fanout ;
; Disp_Sel~8 ; Lost fanout ;
; Disp_Sel~9 ; Lost fanout ;
; Disp_Sel~10 ; Lost fanout ;
; Disp_Sel.0001 ; Merged with Sev_Seg_Led_Sel_n[0]~reg0 ;
; Disp_Sel.0010 ; Merged with Sev_Seg_Led_Sel_n[1]~reg0 ;
; Disp_Sel.0011 ; Merged with Sev_Seg_Led_Sel_n[2]~reg0 ;
; Disp_Sel.0100 ; Merged with Sev_Seg_Led_Sel_n[3]~reg0 ;
; Cout[15..29] ; Lost fanout ;
; Total Number of Removed Registers = 37 ; ;
+----------------------------------------+----------------------------------------+
+------------------------------------------------------+
; General Register Statistics ;
+----------------------------------------------+-------+
; Statistic ; Value ;
+----------------------------------------------+-------+
; Total registers ; 25 ;
; Number of registers using Synchronous Clear ; 0 ;
; Number of registers using Synchronous Load ; 0 ;
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