led8v.v

来自「FPGA通信与软件无线电应用高级培训资料」· Verilog 代码 · 共 65 行

`timescale 1ns / 1ps
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// Company: 
// Engineer:
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// Create Date:    15:28:26 06/04/07
// Design Name:    
// Module Name:    led8v
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module led8v(clk,dka1,dka2,led,sel0,sel1);
input clk;
input [3:0] dka1,dka2;
output [7:0] led;
output sel0,sel1;
reg [7:0] led="00000000";

reg sel0=1'b0;
reg sel1=1'b0;
//reg cout="0";
always@ (posedge clk)
begin
//if(cout==0)		//s1
//begin
//if(cout1==0)begin
sel0<=1'b1;
sel1<=1'b1;
//cout<=1'b1;

case(dka1)
4'b0000:led<=8'b00000000;
4'b0001:led<=8'b00000110;
4'b0010:led<=8'b01011011;
4'b0011:led<=8'b01001111;
4'b0100:led<=8'b01100110;
4'b0101:led<=8'b01101101;
4'b0110:led<=8'b01111101;
4'b0111:led<=8'b00000111;
4'b1000:led<=8'b01111111;
4'b1001:led<=8'b01101111;
4'b1010:led<=8'b01110111;
4'b1011:led<=8'b01111100;
4'b1100:led<=8'b00111001;
4'b1101:led<=8'b01011110;
4'b1110:led<=8'b01111001;
4'b1111:led<=8'b01110001;
default:led<=8'b00000000;
endcase



end

endmodule