cossin.v

来自「FPGA通信与软件无线电应用高级培训资料」· Verilog 代码 · 共 29 行

`timescale 1ns / 1ps
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// Company: 
// Engineer:
//
// Create Date:    00:25:10 05/25/07
// Design Name:    
// Module Name:    cossin
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module cossin(phase_in,clk,ce,x_out,y_out,rdy);
input [15:0] phase_in;
input	clk,ce;	
output [15:0] x_out,y_out;
output rdy;

cos cos(phase_in,clk,ce,x_out,y_out,rdy);
endmodule