pipshift.v

来自「FPGA通信与软件无线电应用高级培训资料」· Verilog 代码 · 共 37 行

`timescale 1ns / 1ps
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// Company: 
// Engineer:
//
// Create Date:    22:30:05 05/26/07
// Design Name:    
// Module Name:    pipshift
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module pipshift(clk,addout,shifts,shifto,rdy);
input clk;
input[31:0] addout;
input shifts;
output[15:0] shifto;
output rdy;
reg rdy;
reg[15:0] shifto="0000000000000000";
always@(posedge clk)
begin
shifto<=addout>>16;
rdy<=1'b1;
end


endmodule