moddes.v

来自「FPGA通信与软件无线电应用高级培训资料」· Verilog 代码 · 共 33 行

`timescale 1ns / 1ps
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// Company: 
// Engineer:
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// Create Date:    21:12:58 05/23/07
// Design Name:    
// Module Name:    moddes
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module moddes(clk,a1,b1,a2,b2,a3,b3,a4,b4,sadd);
input clk;
input [15:0] a1,b1,a2,b2,a3,b3,a4,b4;
output [31:0] sadd;
wire [31:0] q1,q2,q3,q4;
wire rdy;
mul1 mul1(clk,a1,b1,q1,rdy);
mul2 mul2(clk,a2,b2,q2);
mul3 mul3(clk,a3,b3,q3);
mul4 mul4(clk,a4,b4,q4);
sum sum(clk,q1,q2,q3,q4,rdy,sadd);
endmodule