sum.v

来自「FPGA通信与软件无线电应用高级培训资料」· Verilog 代码 · 共 34 行

`timescale 1ns / 1ps
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// Company: 
// Engineer:
//
// Create Date:    21:20:09 05/23/07
// Design Name:    
// Module Name:    sum
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module sum(clk,q1,q2,q3,q4,rdy,sadd);
input clk;
input [31:0] q1,q2,q3,q4;
input rdy;
output [31:0] sadd;
reg [31:0] sadd="00000000000000000000000000000000";
always@ (posedge clk)
begin
sadd<=q1+q2+q3+q4;
end


endmodule