send2.v

FPGA通信与软件无线电应用高级培训资料

`timescale 1ns / 1ps
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// Company: 
// Engineer:
//
// Create Date:    16:18:30 08/24/06
// Design Name:    
// Module Name:    send2
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module send2(clock,ino);
input clock;
//input [15:0] ini;
output ino;
reg[31:0] inreg;
reg ino="0";
reg[7:0] tem="00000000";
always @(posedge clock)
begin
inreg<=32'h53535353;	  //50K速率循环发送32位码元先发高后发低
case(tem)
8'd0: ino=inreg[31];
8'd1: ino=inreg[30];
8'd2: ino=inreg[29];
8'd3: ino=inreg[28];
8'd4: ino=inreg[27];
8'd5: ino=inreg[26];
8'd6: ino=inreg[25];
8'd7: ino=inreg[24];
8'd8: ino=inreg[23];
8'd9: ino=inreg[22];
8'd10: ino=inreg[21];
8'd11: ino=inreg[20];
8'd12: ino=inreg[19];
8'd13: ino=inreg[18];
8'd14: ino=inreg[17];
8'd15: ino=inreg[16];
8'd16: ino=inreg[15];
8'd17: ino=inreg[14];
8'd18: ino=inreg[13];
8'd19: ino=inreg[12];
8'd20: ino=inreg[11];
8'd21: ino=inreg[10];
8'd22: ino=inreg[9];
8'd23: ino=inreg[8];
8'd24: ino=inreg[7];
8'd25: ino=inreg[6];
8'd26: ino=inreg[5];
8'd27: ino=inreg[4];
8'd28: ino=inreg[3];
8'd29: ino=inreg[2];
8'd30: ino=inreg[1];
8'd31: ino=inreg[0];
endcase
if(tem<31) tem<=tem+1;
else tem<=0;
end
endmodule