xlcheck.v

FPGA通信与软件无线电应用高级培训资料

`timescale 1ns / 1ps
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// Company: 
// Engineer:
//
// Create Date:    02:57:18 05/20/07
// Design Name:    
// Module Name:    xlcheck
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module xlcheck(clk,clr,cin,d,result);
input clk,clr,cin;
input[7:0] d;
output[3:0] result;
reg[3:0] q;
reg[3:0] result;
always @(posedge clk)
begin
 if(clr) q=4'b0000;
 else case(q)
            0:begin if(cin==d[7]) q=1;else q=0;end
			   1:begin if(cin==d[6]) q=2;else q=0;end
	         2:begin if(cin==d[5]) q=3;else q=0;end
			   3:begin if(cin==d[4]) q=4;else q=0;end
	         4:begin if(cin==d[3]) q=5;else q=0;end
			   5:begin if(cin==d[2]) q=6;else q=0;end
				6:begin if(cin==d[1]) q=7;else q=0;end
			   7:begin if(cin==d[0]) q=8;else q=0;end
				default:q=0;
	   endcase
 if(q==8) result=4'b1010;
 else result=4'b1110;
end

endmodule