📄 acs_2.tan.rpt
字号:
; N/A ; None ; 2.304 ns ; reset ; acs_2~reg0 ; clk ;
+-------+--------------+------------+---------+--------------+----------+
+-------------------------------------------------------------------------+
; tco ;
+-------+--------------+------------+--------------+---------+------------+
; Slack ; Required tco ; Actual tco ; From ; To ; From Clock ;
+-------+--------------+------------+--------------+---------+------------+
; N/A ; None ; 6.915 ns ; om_2[2]~reg0 ; om_2[2] ; clk ;
; N/A ; None ; 6.903 ns ; om_2[3]~reg0 ; om_2[3] ; clk ;
; N/A ; None ; 6.687 ns ; om_2[1]~reg0 ; om_2[1] ; clk ;
; N/A ; None ; 6.684 ns ; om_2[5]~reg0 ; om_2[5] ; clk ;
; N/A ; None ; 6.684 ns ; om_2[4]~reg0 ; om_2[4] ; clk ;
; N/A ; None ; 6.514 ns ; om_2[0]~reg0 ; om_2[0] ; clk ;
; N/A ; None ; 6.509 ns ; acs_2~reg0 ; acs_2 ; clk ;
+-------+--------------+------------+--------------+---------+------------+
+-----------------------------------------------------------------------------+
; th ;
+---------------+-------------+-----------+---------+--------------+----------+
; Minimum Slack ; Required th ; Actual th ; From ; To ; To Clock ;
+---------------+-------------+-----------+---------+--------------+----------+
; N/A ; None ; -2.194 ns ; reset ; acs_2~reg0 ; clk ;
; N/A ; None ; -2.637 ns ; reset ; om_2[0]~reg0 ; clk ;
; N/A ; None ; -2.637 ns ; reset ; om_2[1]~reg0 ; clk ;
; N/A ; None ; -2.637 ns ; reset ; om_2[2]~reg0 ; clk ;
; N/A ; None ; -2.637 ns ; reset ; om_2[3]~reg0 ; clk ;
; N/A ; None ; -2.637 ns ; reset ; om_2[4]~reg0 ; clk ;
; N/A ; None ; -2.637 ns ; reset ; om_2[5]~reg0 ; clk ;
; N/A ; None ; -2.888 ns ; im_3[5] ; om_2[5]~reg0 ; clk ;
; N/A ; None ; -3.074 ns ; im_3[2] ; om_2[2]~reg0 ; clk ;
; N/A ; None ; -3.167 ns ; im_3[4] ; om_2[4]~reg0 ; clk ;
; N/A ; None ; -3.213 ns ; im_1[5] ; om_2[5]~reg0 ; clk ;
; N/A ; None ; -3.241 ns ; im_3[0] ; om_2[0]~reg0 ; clk ;
; N/A ; None ; -3.292 ns ; im_3[3] ; om_2[3]~reg0 ; clk ;
; N/A ; None ; -3.380 ns ; im_1[3] ; om_2[3]~reg0 ; clk ;
; N/A ; None ; -3.384 ns ; im_3[1] ; om_2[1]~reg0 ; clk ;
; N/A ; None ; -3.470 ns ; im_1[4] ; om_2[4]~reg0 ; clk ;
; N/A ; None ; -3.486 ns ; im_3[2] ; om_2[3]~reg0 ; clk ;
; N/A ; None ; -3.598 ns ; rc[1] ; om_2[1]~reg0 ; clk ;
; N/A ; None ; -3.604 ns ; im_3[4] ; om_2[5]~reg0 ; clk ;
; N/A ; None ; -3.674 ns ; im_3[0] ; om_2[1]~reg0 ; clk ;
; N/A ; None ; -3.684 ns ; im_3[2] ; om_2[4]~reg0 ; clk ;
; N/A ; None ; -3.686 ns ; im_3[2] ; om_2[5]~reg0 ; clk ;
; N/A ; None ; -3.694 ns ; rc[1] ; om_2[0]~reg0 ; clk ;
; N/A ; None ; -3.744 ns ; im_3[0] ; om_2[2]~reg0 ; clk ;
; N/A ; None ; -3.781 ns ; rc[0] ; om_2[1]~reg0 ; clk ;
; N/A ; None ; -3.792 ns ; im_3[0] ; om_2[3]~reg0 ; clk ;
; N/A ; None ; -3.814 ns ; im_1[5] ; acs_2~reg0 ; clk ;
; N/A ; None ; -3.814 ns ; im_1[1] ; om_2[1]~reg0 ; clk ;
; N/A ; None ; -3.823 ns ; im_1[4] ; om_2[5]~reg0 ; clk ;
; N/A ; None ; -3.831 ns ; im_3[1] ; om_2[2]~reg0 ; clk ;
; N/A ; None ; -3.878 ns ; rc[0] ; om_2[0]~reg0 ; clk ;
; N/A ; None ; -3.879 ns ; im_3[1] ; om_2[3]~reg0 ; clk ;
; N/A ; None ; -3.891 ns ; im_3[3] ; om_2[4]~reg0 ; clk ;
; N/A ; None ; -3.893 ns ; im_3[3] ; om_2[5]~reg0 ; clk ;
; N/A ; None ; -3.961 ns ; im_3[5] ; acs_2~reg0 ; clk ;
; N/A ; None ; -3.968 ns ; im_1[0] ; om_2[0]~reg0 ; clk ;
; N/A ; None ; -3.994 ns ; im_3[0] ; om_2[4]~reg0 ; clk ;
; N/A ; None ; -3.996 ns ; im_3[0] ; om_2[5]~reg0 ; clk ;
; N/A ; None ; -4.000 ns ; im_1[2] ; om_2[2]~reg0 ; clk ;
; N/A ; None ; -4.026 ns ; im_1[3] ; om_2[5]~reg0 ; clk ;
; N/A ; None ; -4.032 ns ; rc[1] ; om_2[2]~reg0 ; clk ;
; N/A ; None ; -4.080 ns ; rc[1] ; om_2[3]~reg0 ; clk ;
; N/A ; None ; -4.090 ns ; im_3[1] ; om_2[4]~reg0 ; clk ;
; N/A ; None ; -4.092 ns ; im_3[1] ; om_2[5]~reg0 ; clk ;
; N/A ; None ; -4.095 ns ; im_1[3] ; om_2[4]~reg0 ; clk ;
; N/A ; None ; -4.147 ns ; im_1[4] ; acs_2~reg0 ; clk ;
; N/A ; None ; -4.171 ns ; im_1[3] ; acs_2~reg0 ; clk ;
; N/A ; None ; -4.199 ns ; im_3[4] ; acs_2~reg0 ; clk ;
; N/A ; None ; -4.204 ns ; im_1[1] ; om_2[3]~reg0 ; clk ;
; N/A ; None ; -4.215 ns ; rc[0] ; om_2[2]~reg0 ; clk ;
; N/A ; None ; -4.254 ns ; im_3[2] ; acs_2~reg0 ; clk ;
; N/A ; None ; -4.263 ns ; rc[0] ; om_2[3]~reg0 ; clk ;
; N/A ; None ; -4.276 ns ; im_1[1] ; om_2[2]~reg0 ; clk ;
; N/A ; None ; -4.280 ns ; rc[1] ; om_2[4]~reg0 ; clk ;
; N/A ; None ; -4.282 ns ; rc[1] ; om_2[5]~reg0 ; clk ;
; N/A ; None ; -4.305 ns ; im_1[2] ; om_2[3]~reg0 ; clk ;
; N/A ; None ; -4.383 ns ; im_1[0] ; om_2[1]~reg0 ; clk ;
; N/A ; None ; -4.409 ns ; im_1[0] ; om_2[3]~reg0 ; clk ;
; N/A ; None ; -4.446 ns ; im_1[1] ; om_2[5]~reg0 ; clk ;
; N/A ; None ; -4.463 ns ; rc[0] ; om_2[4]~reg0 ; clk ;
; N/A ; None ; -4.465 ns ; rc[0] ; om_2[5]~reg0 ; clk ;
; N/A ; None ; -4.481 ns ; im_1[0] ; om_2[2]~reg0 ; clk ;
; N/A ; None ; -4.515 ns ; im_1[1] ; om_2[4]~reg0 ; clk ;
; N/A ; None ; -4.537 ns ; im_3[3] ; acs_2~reg0 ; clk ;
; N/A ; None ; -4.541 ns ; im_3[0] ; acs_2~reg0 ; clk ;
; N/A ; None ; -4.556 ns ; im_1[2] ; om_2[5]~reg0 ; clk ;
; N/A ; None ; -4.624 ns ; im_3[1] ; acs_2~reg0 ; clk ;
; N/A ; None ; -4.625 ns ; im_1[2] ; om_2[4]~reg0 ; clk ;
; N/A ; None ; -4.653 ns ; im_1[5] ; om_2[0]~reg0 ; clk ;
; N/A ; None ; -4.653 ns ; im_1[5] ; om_2[1]~reg0 ; clk ;
; N/A ; None ; -4.653 ns ; im_1[5] ; om_2[2]~reg0 ; clk ;
; N/A ; None ; -4.653 ns ; im_1[5] ; om_2[3]~reg0 ; clk ;
; N/A ; None ; -4.653 ns ; im_1[5] ; om_2[4]~reg0 ; clk ;
; N/A ; None ; -4.664 ns ; im_1[0] ; om_2[5]~reg0 ; clk ;
; N/A ; None ; -4.710 ns ; im_1[1] ; acs_2~reg0 ; clk ;
; N/A ; None ; -4.733 ns ; im_1[0] ; om_2[4]~reg0 ; clk ;
; N/A ; None ; -4.800 ns ; im_3[5] ; om_2[0]~reg0 ; clk ;
; N/A ; None ; -4.800 ns ; im_3[5] ; om_2[1]~reg0 ; clk ;
; N/A ; None ; -4.800 ns ; im_3[5] ; om_2[2]~reg0 ; clk ;
; N/A ; None ; -4.800 ns ; im_3[5] ; om_2[3]~reg0 ; clk ;
; N/A ; None ; -4.800 ns ; im_3[5] ; om_2[4]~reg0 ; clk ;
; N/A ; None ; -4.836 ns ; im_1[2] ; acs_2~reg0 ; clk ;
; N/A ; None ; -4.838 ns ; rc[1] ; acs_2~reg0 ; clk ;
; N/A ; None ; -4.924 ns ; im_1[0] ; acs_2~reg0 ; clk ;
; N/A ; None ; -4.986 ns ; im_1[4] ; om_2[0]~reg0 ; clk ;
; N/A ; None ; -4.986 ns ; im_1[4] ; om_2[1]~reg0 ; clk ;
; N/A ; None ; -4.986 ns ; im_1[4] ; om_2[2]~reg0 ; clk ;
; N/A ; None ; -4.986 ns ; im_1[4] ; om_2[3]~reg0 ; clk ;
; N/A ; None ; -5.010 ns ; im_1[3] ; om_2[0]~reg0 ; clk ;
; N/A ; None ; -5.010 ns ; im_1[3] ; om_2[1]~reg0 ; clk ;
; N/A ; None ; -5.010 ns ; im_1[3] ; om_2[2]~reg0 ; clk ;
; N/A ; None ; -5.021 ns ; rc[0] ; acs_2~reg0 ; clk ;
; N/A ; None ; -5.038 ns ; im_3[4] ; om_2[0]~reg0 ; clk ;
; N/A ; None ; -5.038 ns ; im_3[4] ; om_2[1]~reg0 ; clk ;
; N/A ; None ; -5.038 ns ; im_3[4] ; om_2[2]~reg0 ; clk ;
; N/A ; None ; -5.038 ns ; im_3[4] ; om_2[3]~reg0 ; clk ;
; N/A ; None ; -5.093 ns ; im_3[2] ; om_2[0]~reg0 ; clk ;
; N/A ; None ; -5.093 ns ; im_3[2] ; om_2[1]~reg0 ; clk ;
; N/A ; None ; -5.376 ns ; im_3[3] ; om_2[0]~reg0 ; clk ;
; N/A ; None ; -5.376 ns ; im_3[3] ; om_2[1]~reg0 ; clk ;
; N/A ; None ; -5.376 ns ; im_3[3] ; om_2[2]~reg0 ; clk ;
; N/A ; None ; -5.463 ns ; im_3[1] ; om_2[0]~reg0 ; clk ;
; N/A ; None ; -5.549 ns ; im_1[1] ; om_2[0]~reg0 ; clk ;
; N/A ; None ; -5.675 ns ; im_1[2] ; om_2[0]~reg0 ; clk ;
; N/A ; None ; -5.675 ns ; im_1[2] ; om_2[1]~reg0 ; clk ;
+---------------+-------------+-----------+---------+--------------+----------+
+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Timing Analyzer
Info: Version 6.0 Build 178 04/27/2006 SJ Full Version
Info: Processing started: Mon Oct 02 14:52:37 2006
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off ACS_2 -c ACS_2 --timing_analysis_only
Warning: Found pins functioning as undefined clocks and/or memory enables
Info: Assuming node "clk" is an undefined clock
Info: No valid register-to-register data paths exist for clock "clk"
Info: tsu for register "om_2[0]~reg0" (data pin = "rc[0]", clock pin = "clk") is 7.362 ns
Info: + Longest pin to register delay is 10.285 ns
Info: 1: + IC(0.000 ns) + CELL(1.087 ns) = 1.087 ns; Loc. = PIN_G16; Fanout = 3; PIN Node = 'rc[0]'
Info: 2: + IC(3.915 ns) + CELL(0.183 ns) = 5.185 ns; Loc. = LC_X7_Y30_N7; Fanout = 3; COMB Node = 'mc_1~1'
Info: 3: + IC(0.987 ns) + CELL(0.443 ns) = 6.615 ns; Loc. = LC_X7_Y27_N2; Fanout = 2; COMB Node = 'Add0~92'
Info: 4: + IC(0.000 ns) + CELL(0.058 ns) = 6.673 ns; Loc. = LC_X7_Y27_N3; Fanout = 2; COMB Node = 'Add0~94'
Info: 5: + IC(0.000 ns) + CELL(0.130 ns) = 6.803 ns; Loc. = LC_X7_Y27_N4; Fanout = 2; COMB Node = 'Add0~96'
Info: 6: + IC(0.000 ns) + CELL(0.449 ns) = 7.252 ns; Loc. = LC_X7_Y27_N5; Fanout = 3; COMB Node = 'Add0~97'
Info: 7: + IC(0.961 ns) + CELL(0.451 ns) = 8.664 ns; Loc. = LC_X7_Y29_N5; Fanout = 1; COMB Node = 'om_2[4]~28COUT1_33'
Info: 8: + IC(0.000 ns) + CELL(0.060 ns) = 8.724 ns; Loc. = LC_X7_Y29_N6; Fanout = 1; COMB Node = 'om_2[5]~29COUT1_34'
Info: 9: + IC(0.000 ns) + CELL(0.365 ns) = 9.089 ns; Loc. = LC_X7_Y29_N7; Fanout = 7; COMB Node = 'LessThan0~25'
Info: 10: + IC(0.326 ns) + CELL(0.870 ns) = 10.285 ns; Loc. = LC_X7_Y29_N1; Fanout = 1; REG Node = 'om_2[0]~reg0'
Info: Total cell delay = 4.096 ns ( 39.82 % )
Info: Total interconnect delay = 6.189 ns ( 60.18 % )
Info: + Micro setup delay of destination is 0.010 ns
Info: - Shortest clock path from clock "clk" to destination register is 2.933 ns
Info: 1: + IC(0.000 ns) + CELL(0.828 ns) = 0.828 ns; Loc. = PIN_M20; Fanout = 7; CLK Node = 'clk'
Info: 2: + IC(1.563 ns) + CELL(0.542 ns) = 2.933 ns; Loc. = LC_X7_Y29_N1; Fanout = 1; REG Node = 'om_2[0]~reg0'
Info: Total cell delay = 1.370 ns ( 46.71 % )
Info: Total interconnect delay = 1.563 ns ( 53.29 % )
Info: tco from clock "clk" to destination pin "om_2[2]" through register "om_2[2]~reg0" is 6.915 ns
Info: + Longest clock path from clock "clk" to source register is 2.933 ns
Info: 1: + IC(0.000 ns) + CELL(0.828 ns) = 0.828 ns; Loc. = PIN_M20; Fanout = 7; CLK Node = 'clk'
Info: 2: + IC(1.563 ns) + CELL(0.542 ns) = 2.933 ns; Loc. = LC_X7_Y29_N3; Fanout = 1; REG Node = 'om_2[2]~reg0'
Info: Total cell delay = 1.370 ns ( 46.71 % )
Info: Total interconnect delay = 1.563 ns ( 53.29 % )
Info: + Micro clock to output delay of source is 0.156 ns
Info: + Longest register to pin delay is 3.826 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X7_Y29_N3; Fanout = 1; REG Node = 'om_2[2]~reg0'
Info: 2: + IC(1.422 ns) + CELL(2.404 ns) = 3.826 ns; Loc. = PIN_B15; Fanout = 0; PIN Node = 'om_2[2]'
Info: Total cell delay = 2.404 ns ( 62.83 % )
Info: Total interconnect delay = 1.422 ns ( 37.17 % )
Info: th for register "acs_2~reg0" (data pin = "reset", clock pin = "clk") is -2.194 ns
Info: + Longest clock path from clock "clk" to destination register is 2.933 ns
Info: 1: + IC(0.000 ns) + CELL(0.828 ns) = 0.828 ns; Loc. = PIN_M20; Fanout = 7; CLK Node = 'clk'
Info: 2: + IC(1.563 ns) + CELL(0.542 ns) = 2.933 ns; Loc. = LC_X7_Y29_N8; Fanout = 1; REG Node = 'acs_2~reg0'
Info: Total cell delay = 1.370 ns ( 46.71 % )
Info: Total interconnect delay = 1.563 ns ( 53.29 % )
Info: + Micro hold delay of destination is 0.100 ns
Info: - Shortest pin to register delay is 5.227 ns
Info: 1: + IC(0.000 ns) + CELL(1.087 ns) = 1.087 ns; Loc. = PIN_B18; Fanout = 7; PIN Node = 'reset'
Info: 2: + IC(3.821 ns) + CELL(0.319 ns) = 5.227 ns; Loc. = LC_X7_Y29_N8; Fanout = 1; REG Node = 'acs_2~reg0'
Info: Total cell delay = 1.406 ns ( 26.90 % )
Info: Total interconnect delay = 3.821 ns ( 73.10 % )
Info: Quartus II Timing Analyzer was successful. 0 errors, 1 warning
Info: Processing ended: Mon Oct 02 14:52:38 2006
Info: Elapsed time: 00:00:02
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -