📄 dec.sim.rpt
字号:
; |dec|inp[0] ; |dec|inp[0] ; combout ;
; |dec|sout0 ; |dec|sout0 ; padio ;
; |dec|sout1 ; |dec|sout1 ; padio ;
; |dec|sout2 ; |dec|sout2 ; padio ;
; |dec|sout3 ; |dec|sout3 ; padio ;
; |dec|acs_0 ; |dec|acs_0 ; padio ;
; |dec|acs_1 ; |dec|acs_1 ; padio ;
; |dec|acs_2 ; |dec|acs_2 ; padio ;
; |dec|acs_3 ; |dec|acs_3 ; padio ;
; |dec|dec_out ; |dec|dec_out ; padio ;
; |dec|om_0[0] ; |dec|om_0[0] ; padio ;
; |dec|om_1[5] ; |dec|om_1[5] ; padio ;
; |dec|om_1[2] ; |dec|om_1[2] ; padio ;
; |dec|om_1[1] ; |dec|om_1[1] ; padio ;
; |dec|om_1[0] ; |dec|om_1[0] ; padio ;
; |dec|om_2[5] ; |dec|om_2[5] ; padio ;
; |dec|om_2[2] ; |dec|om_2[2] ; padio ;
; |dec|om_2[1] ; |dec|om_2[1] ; padio ;
; |dec|om_2[0] ; |dec|om_2[0] ; padio ;
; |dec|om_3[5] ; |dec|om_3[5] ; padio ;
; |dec|om_3[2] ; |dec|om_3[2] ; padio ;
; |dec|om_3[1] ; |dec|om_3[1] ; padio ;
; |dec|om_3[0] ; |dec|om_3[0] ; padio ;
; |dec|oreg0[9] ; |dec|oreg0[9] ; padio ;
; |dec|oreg0[8] ; |dec|oreg0[8] ; padio ;
; |dec|oreg0[7] ; |dec|oreg0[7] ; padio ;
; |dec|oreg0[6] ; |dec|oreg0[6] ; padio ;
; |dec|oreg0[5] ; |dec|oreg0[5] ; padio ;
; |dec|oreg0[4] ; |dec|oreg0[4] ; padio ;
; |dec|oreg0[3] ; |dec|oreg0[3] ; padio ;
; |dec|oreg0[2] ; |dec|oreg0[2] ; padio ;
; |dec|oreg1[9] ; |dec|oreg1[9] ; padio ;
; |dec|oreg1[8] ; |dec|oreg1[8] ; padio ;
; |dec|oreg1[7] ; |dec|oreg1[7] ; padio ;
; |dec|oreg1[6] ; |dec|oreg1[6] ; padio ;
; |dec|oreg1[5] ; |dec|oreg1[5] ; padio ;
; |dec|oreg1[4] ; |dec|oreg1[4] ; padio ;
; |dec|oreg1[3] ; |dec|oreg1[3] ; padio ;
; |dec|oreg1[2] ; |dec|oreg1[2] ; padio ;
; |dec|oreg2[9] ; |dec|oreg2[9] ; padio ;
; |dec|oreg2[8] ; |dec|oreg2[8] ; padio ;
; |dec|oreg2[7] ; |dec|oreg2[7] ; padio ;
; |dec|oreg2[6] ; |dec|oreg2[6] ; padio ;
; |dec|oreg2[5] ; |dec|oreg2[5] ; padio ;
; |dec|oreg2[4] ; |dec|oreg2[4] ; padio ;
; |dec|oreg2[3] ; |dec|oreg2[3] ; padio ;
; |dec|oreg2[2] ; |dec|oreg2[2] ; padio ;
; |dec|oreg3[9] ; |dec|oreg3[9] ; padio ;
; |dec|oreg3[8] ; |dec|oreg3[8] ; padio ;
; |dec|oreg3[7] ; |dec|oreg3[7] ; padio ;
; |dec|oreg3[6] ; |dec|oreg3[6] ; padio ;
; |dec|oreg3[5] ; |dec|oreg3[5] ; padio ;
; |dec|oreg3[4] ; |dec|oreg3[4] ; padio ;
; |dec|oreg3[3] ; |dec|oreg3[3] ; padio ;
; |dec|oreg3[2] ; |dec|oreg3[2] ; padio ;
+--------------------------------------+-----------------------------------------+------------------+
The following table displays output ports that do not toggle to 1 during simulation.
+------------------------------------------------------------------------------------------------+
; Missing 1-Value Coverage ;
+------------------------------------+----------------------------------------+------------------+
; Node Name ; Output Port Name ; Output Port Type ;
+------------------------------------+----------------------------------------+------------------+
; |dec|ACS_0:inst3|om_0[5] ; |dec|ACS_0:inst3|om_0[5] ; regout ;
; |dec|ACS_0:inst3|om_0[5] ; |dec|ACS_0:inst3|om_0[5]~24COUT1_34 ; cout1 ;
; |dec|ACS_0:inst3|om_0[4] ; |dec|ACS_0:inst3|om_0[4] ; regout ;
; |dec|ACS_0:inst3|om_0[4] ; |dec|ACS_0:inst3|om_0[4]~25 ; cout0 ;
; |dec|ACS_0:inst3|om_0[4] ; |dec|ACS_0:inst3|om_0[4]~25COUT1_33 ; cout1 ;
; |dec|ACS_0:inst3|om_0[3] ; |dec|ACS_0:inst3|om_0[3] ; regout ;
; |dec|ACS_0:inst3|om_0[2] ; |dec|ACS_0:inst3|om_0[2] ; regout ;
; |dec|ACS_1:inst4|om_1[4] ; |dec|ACS_1:inst4|om_1[4] ; regout ;
; |dec|ACS_1:inst4|om_1[3] ; |dec|ACS_1:inst4|om_1[3] ; regout ;
; |dec|ACS_2:inst5|om_2[4] ; |dec|ACS_2:inst5|om_2[4] ; regout ;
; |dec|ACS_2:inst5|om_2[3] ; |dec|ACS_2:inst5|om_2[3] ; regout ;
; |dec|ACS_3:inst6|om_3[4] ; |dec|ACS_3:inst6|om_3[4] ; regout ;
; |dec|ACS_3:inst6|om_3[3] ; |dec|ACS_3:inst6|om_3[3] ; regout ;
; |dec|ACS_0:inst3|Add0~90 ; |dec|ACS_0:inst3|Add0~90 ; combout ;
; |dec|ACS_0:inst3|Add1~92 ; |dec|ACS_0:inst3|Add1~92 ; combout ;
; |dec|ACS_0:inst3|Add1~92 ; |dec|ACS_0:inst3|Add1~93 ; cout0 ;
; |dec|ACS_0:inst3|Add1~92 ; |dec|ACS_0:inst3|Add1~93COUT1_105 ; cout1 ;
; |dec|ACS_0:inst3|Add0~92 ; |dec|ACS_0:inst3|Add0~92 ; combout ;
; |dec|ACS_0:inst3|Add0~92 ; |dec|ACS_0:inst3|Add0~93 ; cout0 ;
; |dec|ACS_0:inst3|Add0~92 ; |dec|ACS_0:inst3|Add0~93COUT1_105 ; cout1 ;
; |dec|ACS_0:inst3|Add1~94 ; |dec|ACS_0:inst3|Add1~95 ; cout ;
; |dec|ACS_0:inst3|Add0~94 ; |dec|ACS_0:inst3|Add0~94 ; combout ;
; |dec|ACS_0:inst3|Add0~94 ; |dec|ACS_0:inst3|Add0~95 ; cout ;
; |dec|ACS_0:inst3|Add0~96 ; |dec|ACS_0:inst3|Add0~97 ; cout0 ;
; |dec|ACS_0:inst3|Add0~96 ; |dec|ACS_0:inst3|Add0~97COUT1 ; cout1 ;
; |dec|ACS_1:inst4|Add0~88 ; |dec|ACS_1:inst4|Add0~88 ; combout ;
; |dec|ACS_1:inst4|Add1~90 ; |dec|ACS_1:inst4|Add1~90 ; combout ;
; |dec|ACS_1:inst4|Add1~90 ; |dec|ACS_1:inst4|Add1~91 ; cout0 ;
; |dec|ACS_1:inst4|Add1~90 ; |dec|ACS_1:inst4|Add1~91COUT1_103 ; cout1 ;
; |dec|ACS_1:inst4|Add0~90 ; |dec|ACS_1:inst4|Add0~90 ; combout ;
; |dec|ACS_1:inst4|Add0~90 ; |dec|ACS_1:inst4|Add0~91 ; cout0 ;
; |dec|ACS_1:inst4|Add0~90 ; |dec|ACS_1:inst4|Add0~91COUT1_103 ; cout1 ;
; |dec|ACS_1:inst4|Add1~92 ; |dec|ACS_1:inst4|Add1~92 ; combout ;
; |dec|ACS_1:inst4|Add1~92 ; |dec|ACS_1:inst4|Add1~93 ; cout ;
; |dec|ACS_1:inst4|Add0~92 ; |dec|ACS_1:inst4|Add0~92 ; combout ;
; |dec|ACS_1:inst4|Add0~92 ; |dec|ACS_1:inst4|Add0~93 ; cout ;
; |dec|ACS_1:inst4|Add1~94 ; |dec|ACS_1:inst4|Add1~95 ; cout0 ;
; |dec|ACS_1:inst4|Add1~94 ; |dec|ACS_1:inst4|Add1~95COUT1 ; cout1 ;
; |dec|ACS_1:inst4|Add0~94 ; |dec|ACS_1:inst4|Add0~95 ; cout0 ;
; |dec|ACS_1:inst4|Add0~94 ; |dec|ACS_1:inst4|Add0~95COUT1 ; cout1 ;
; |dec|ACS_2:inst5|Add1~95 ; |dec|ACS_2:inst5|Add1~95 ; combout ;
; |dec|ACS_2:inst5|Add1~95 ; |dec|ACS_2:inst5|Add1~96 ; cout0 ;
; |dec|ACS_2:inst5|Add1~95 ; |dec|ACS_2:inst5|Add1~96COUT1_108 ; cout1 ;
; |dec|ACS_2:inst5|Add0~95 ; |dec|ACS_2:inst5|Add0~95 ; combout ;
; |dec|ACS_2:inst5|Add0~95 ; |dec|ACS_2:inst5|Add0~96 ; cout0 ;
; |dec|ACS_2:inst5|Add0~95 ; |dec|ACS_2:inst5|Add0~96COUT1_108 ; cout1 ;
; |dec|ACS_2:inst5|Add1~97 ; |dec|ACS_2:inst5|Add1~98 ; cout ;
; |dec|ACS_2:inst5|Add0~97 ; |dec|ACS_2:inst5|Add0~98 ; cout ;
; |dec|ACS_3:inst6|Add1~89 ; |dec|ACS_3:inst6|Add1~89 ; combout ;
; |dec|ACS_3:inst6|Add1~89 ; |dec|ACS_3:inst6|Add1~90 ; cout0 ;
; |dec|ACS_3:inst6|Add1~89 ; |dec|ACS_3:inst6|Add1~90COUT1_102 ; cout1 ;
; |dec|ACS_3:inst6|Add0~89 ; |dec|ACS_3:inst6|Add0~89 ; combout ;
; |dec|ACS_3:inst6|Add0~89 ; |dec|ACS_3:inst6|Add0~90 ; cout0 ;
; |dec|ACS_3:inst6|Add0~89 ; |dec|ACS_3:inst6|Add0~90COUT1_102 ; cout1 ;
; |dec|ACS_3:inst6|Add1~91 ; |dec|ACS_3:inst6|Add1~92 ; cout ;
; |dec|ACS_3:inst6|Add0~91 ; |dec|ACS_3:inst6|Add0~91 ; combout ;
; |dec|ACS_3:inst6|Add0~91 ; |dec|ACS_3:inst6|Add0~92 ; cout ;
; |dec|ACS_3:inst6|Add0~93 ; |dec|ACS_3:inst6|Add0~94 ; cout0 ;
; |dec|ACS_3:inst6|Add0~93 ; |dec|ACS_3:inst6|Add0~94COUT1 ; cout1 ;
; |dec|ACS_1:inst4|LessThan0~83 ; |dec|ACS_1:inst4|LessThan0~85 ; cout0 ;
; |dec|ACS_1:inst4|LessThan0~83 ; |dec|ACS_1:inst4|LessThan0~85COUT1_111 ; cout1 ;
; |dec|ACS_2:inst5|LessThan0~83 ; |dec|ACS_2:inst5|LessThan0~85 ; cout0 ;
; |dec|ACS_2:inst5|LessThan0~83 ; |dec|ACS_2:inst5|LessThan0~85COUT1_111 ; cout1 ;
; |dec|ACS_3:inst6|LessThan0~83 ; |dec|ACS_3:inst6|LessThan0~85 ; cout0 ;
; |dec|ACS_3:inst6|LessThan0~83 ; |dec|ACS_3:inst6|LessThan0~85COUT1_111 ; cout1 ;
; |dec|reset ; |dec|reset ; combout ;
; |dec|om_0[5] ; |dec|om_0[5] ; padio ;
; |dec|om_0[4] ; |dec|om_0[4] ; padio ;
; |dec|om_0[3] ; |dec|om_0[3] ; padio ;
; |dec|om_0[2] ; |dec|om_0[2] ; padio ;
; |dec|om_1[4] ; |dec|om_1[4] ; padio ;
; |dec|om_1[3] ; |dec|om_1[3] ; padio ;
; |dec|om_2[4] ; |dec|om_2[4] ; padio ;
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