📄 acs_2.fit.rpt
字号:
; Auto Packed Registers -- Stratix/Stratix GX ; Auto ; Auto ;
; Auto Delay Chains ; On ; On ;
; Auto Merge PLLs ; On ; On ;
; Perform Physical Synthesis for Combinational Logic ; Off ; Off ;
; Perform Register Duplication ; Off ; Off ;
; Perform Register Retiming ; Off ; Off ;
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ;
; Auto Register Duplication ; Auto ; Auto ;
; Auto Global Clock ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
+----------------------------------------------------+--------------------------------+--------------------------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in E:/viterbi213/ACS_2.pin.
+---------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+---------------------------------------------+-----------------------+
; Resource ; Usage ;
+---------------------------------------------+-----------------------+
; Total logic elements ; 23 / 10,570 ( < 1 % ) ;
; -- Combinational with no register ; 16 ;
; -- Register only ; 0 ;
; -- Combinational with a register ; 7 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 0 ;
; -- 3 input functions ; 7 ;
; -- 2 input functions ; 15 ;
; -- 1 input functions ; 1 ;
; -- 0 input functions ; 0 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 7 ;
; -- arithmetic mode ; 16 ;
; -- qfbk mode ; 0 ;
; -- register cascade mode ; 0 ;
; -- synchronous clear/load mode ; 6 ;
; -- asynchronous clear/load mode ; 0 ;
; ; ;
; Total LABs ; 3 / 1,057 ( < 1 % ) ;
; Logic elements in carry chains ; 19 ;
; User inserted logic elements ; 0 ;
; Virtual pins ; 0 ;
; I/O pins ; 23 / 336 ( 7 % ) ;
; -- Clock pins ; 1 / 16 ( 6 % ) ;
; Global signals ; 1 ;
; M512s ; 0 / 94 ( 0 % ) ;
; M4Ks ; 0 / 60 ( 0 % ) ;
; M-RAMs ; 0 / 1 ( 0 % ) ;
; Total memory bits ; 0 / 920,448 ( 0 % ) ;
; Total RAM block bits ; 0 / 920,448 ( 0 % ) ;
; DSP block 9-bit elements ; 0 / 48 ( 0 % ) ;
; PLLs ; 0 / 6 ( 0 % ) ;
; Global clocks ; 1 / 16 ( 6 % ) ;
; Regional clocks ; 0 / 16 ( 0 % ) ;
; Fast regional clocks ; 0 / 8 ( 0 % ) ;
; SERDES transmitters ; 0 / 44 ( 0 % ) ;
; SERDES receivers ; 0 / 44 ( 0 % ) ;
; Maximum fan-out node ; LessThan0~25 ;
; Maximum fan-out ; 7 ;
; Highest non-global fan-out signal ; LessThan0~25 ;
; Highest non-global fan-out ; 7 ;
; Total fan-out ; 82 ;
; Average fan-out ; 1.74 ;
+---------------------------------------------+-----------------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+---------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+---------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; clk ; M20 ; 1 ; 0 ; 12 ; 0 ; 7 ; 0 ; yes ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; im_1[0] ; H17 ; 2 ; 0 ; 25 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; im_1[1] ; J19 ; 2 ; 0 ; 26 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; im_1[2] ; H19 ; 2 ; 0 ; 24 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; im_1[3] ; J17 ; 2 ; 0 ; 27 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; im_1[4] ; G19 ; 2 ; 0 ; 27 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; im_1[5] ; G20 ; 2 ; 0 ; 27 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; im_3[0] ; A16 ; 3 ; 9 ; 31 ; 4 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; im_3[1] ; C16 ; 3 ; 9 ; 31 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; im_3[2] ; A17 ; 3 ; 7 ; 31 ; 5 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; im_3[3] ; E16 ; 3 ; 9 ; 31 ; 5 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; im_3[4] ; B17 ; 3 ; 7 ; 31 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; im_3[5] ; F17 ; 3 ; 7 ; 31 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; rc[0] ; G16 ; 3 ; 9 ; 31 ; 2 ; 3 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; rc[1] ; D16 ; 3 ; 9 ; 31 ; 1 ; 3 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; reset ; B18 ; 3 ; 5 ; 31 ; 0 ; 7 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
+---------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
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