adder8.v

来自「书籍“无线通信fpga设计”里的源代码实例」· Verilog 代码 · 共 36 行

`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date:    17:57:44 10/08/2007 
// Design Name: 
// Module Name:    adder8 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
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module adder8 (cout ,sum ,clk ,cina ,cinb ,cin);
input [7 :0 ]cina ,cinb;
input clk ,cin;
output [7 :0 ] sum;
output cout;

reg[7 :0 ]sum;
reg cout ;

always @(posedge clk)　begin // 时钟上升沿有效;
{cout ,sum} = cina + cinb + cin ; // 8 位相加;
end

endmodule