mult_8.v

来自「书籍“无线通信fpga设计”里的源代码实例」· Verilog 代码 · 共 28 行

`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date:    23:49:57 10/08/2007 
// Design Name: 
// Module Name:    mult_8 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
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module mult_8 (x,y,p);
input  [7:0] x;
input  [7:0] y;
output [7:0] p;
assign p=x*y;
endmodule