keyboardvhdl.tan.rpt

来自「CPLD的小程序集合」· RPT 代码 · 共 499 行 · 第 1/5 页

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; tco                                                                   ;
+-------+--------------+------------+------------+---------+------------+
; Slack ; Required tco ; Actual tco ; From       ; To      ; From Clock ;
+-------+--------------+------------+------------+---------+------------+
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; N/A   ; None         ; 24.057 ns  ; WaitReg[7] ; sseg[2] ; CLK        ;
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; N/A   ; None         ; 19.672 ns  ; clkDiv[12] ; sseg[5] ; CLK        ;
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; N/A   ; None         ; 18.744 ns  ; clkDiv[12] ; sseg[3] ; CLK        ;
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; N/A   ; None         ; 8.010 ns   ; clkDiv[12] ; an[1]   ; CLK        ;
; N/A   ; None         ; 8.010 ns   ; clkDiv[12] ; an[0]   ; CLK        ;
+-------+--------------+------------+------------+---------+------------+


+------------------------------------------------------------------+
; th                                                               ;
+---------------+-------------+-----------+------+------+----------+
; Minimum Slack ; Required th ; Actual th ; From ; To   ; To Clock ;
+---------------+-------------+-----------+------+------+----------+
; N/A           ; None        ; 2.364 ns  ; KC   ; DFF2 ; CLK      ;
; N/A           ; None        ; 1.461 ns  ; KD   ; DFF1 ; CLK      ;
+---------------+-------------+-----------+------+------+----------+


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; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Timing Analyzer
    Info: Version 6.0 Build 178 04/27/2006 SJ Full Version
    Info: Processing started: Thu Feb 12 00:00:47 2009
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off keyboardVhdl -c keyboardVhdl
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Warning: Found pins functioning as undefined clocks and/or memory enables
    Info: Assuming node "CLK" is an undefined clock
Warning: Found 2 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
    Info: Detected ripple clock "clkDiv[3]" as buffer
    Info: Detected ripple clock "KCI" as buffer
Info: Clock "CLK" has Internal fmax of 71.93 MHz between source register "shiftRegSig2[6]" and destination register "WaitReg[2]" (period= 13.902 ns)