stopwatch.v

来自「一些很好的FPGA设计实例」· Verilog 代码 · 共 21 行

module stopwatch(clk1,//时间自动工作模式下的时钟信号
                 clk2,//秒表工作模式的时钟信号
                 EN,//秒表使能控制，为高工作在秒表状态否则自动模式
                 F_out//数字钟的工作时钟
                 );

output F_out;
input  EN;
input  clk1,clk2;

reg F_out;

always @(EN,clk1,clk2)
begin
  case(EN)
	1'b0: F_out <= clk1;
	1'b1: F_out <= clk2;
	default: F_out <= 1'b0;
  endcase
end
endmodule