time_disp_select.v
来自「一些很好的FPGA设计实例」· Verilog 代码 · 共 60 行
V
60 行
module time_disp_select(
clk_1khz,//1kHz时钟信号输入,用于动态显示时间
clk_200hz,//200Hz时钟信号输入,用于闪烁显示时间
Time_EN,//时间自动工作模式使能
TimeSet_EN,//时间设置使能
timeset_disp_drive,//时间设置数据显示的同步信号
time_disp_select//显示动态位选输出信号,包括自动的和调整的
);
/*输入输出端口定义*/
output [5:0] time_disp_select;
input clk_1khz;
input clk_200hz;
input Time_EN;
input TimeSet_EN;
input [2:0] timeset_disp_drive;
/*数据类型定义*/
reg [5:0] time_disp_select;
reg [2:0] auto_disp_drive;
reg clk;
reg [2:0] disp_drive;
/*实现自动运行模式中时间的动态显示位选的驱动,以高速的形式输出1~6位*/
always @(posedge clk_1khz)
begin
if(auto_disp_drive < 3'b101)
auto_disp_drive <= auto_disp_drive + 3'b1;
else
auto_disp_drive <= 3'b0;
end
/*实现自动运行模式中时间动态显示位选驱动与时间设置中
的时间动态显示位选驱动的二选一*/
always
begin
if(Time_EN == 1'b1)
begin
clk <= clk_1khz;
disp_drive <= auto_disp_drive;
end
else if(TimeSet_EN == 1'b1)
begin
clk <= clk_200hz;
disp_drive <= timeset_disp_drive;
end
end
/*实现时间的动态位选,也就是让6个位的数的依次在不同时钟驱动下选中*/
always @(posedge clk)
begin
case(disp_drive)
3'b000: time_disp_select <= 6'b100000;
3'b001: time_disp_select <= 6'b010000;
3'b010: time_disp_select <= 6'b001000;
3'b011: time_disp_select <= 6'b000100;
3'b100: time_disp_select <= 6'b000010;
3'b101: time_disp_select <= 6'b000001;
default: time_disp_select <= 6'b000000;
endcase
end
endmodule
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