fdiv.v

来自「一些很好的FPGA设计实例」· Verilog 代码 · 共 36 行

module fdiv(
			Reset,
			Clock_8MHz,
			F_65536Hz,
			F_1Hz
			);
output F_65536Hz;
output F_1Hz;
input  Reset;
input  Clock_8MHz;

reg [22:0] CNT;

//全局时钟经过100分频后得到65536Hz时钟信号
always @(posedge Clock_8MHz)//2的16次方65536
begin
  if(Reset == 1'b1)
    CNT <= 23'b0;
  else
  begin
    if(CNT < 23'b1111)      //仿真中的分频值
    //if(CNT < 23'b11111111111111111111111)   //实际中的分频值
      CNT <= CNT + 23'b1;
    else
      CNT <= 23'b0;
  end
end

//以下是仿真中采用的值
assign F_65536Hz = CNT[1];
assign F_1Hz     = CNT[3];
/*以下是实际系统的值*/
//assign F_65536Hz = CNT[6];
//assign F_1Hz     = CNT[23];

endmodule