main.hier_info

一些很好的FPGA设计实例

|main
over_alarm <= counter:inst.F_OUT
SW0 => gate_control:inst3.SW0
SW1 => gate_control:inst3.SW1
SW2 => gate_control:inst3.SW2
Clock => fdiv:inst1.clk
F_in => counter:inst.F_IN
dp <= dispdecoder:inst5.dp
disp_data[0] <= dispdecoder:inst5.data_out[0]
disp_data[1] <= dispdecoder:inst5.data_out[1]
disp_data[2] <= dispdecoder:inst5.data_out[2]
disp_data[3] <= dispdecoder:inst5.data_out[3]
disp_data[4] <= dispdecoder:inst5.data_out[4]
disp_data[5] <= dispdecoder:inst5.data_out[5]
disp_data[6] <= dispdecoder:inst5.data_out[6]
disp_select[0] <= dispselect:inst7.Q[0]
disp_select[1] <= dispselect:inst7.Q[1]
disp_select[2] <= dispselect:inst7.Q[2]
disp_select[3] <= dispselect:inst7.Q[3]
disp_select[4] <= dispselect:inst7.Q[4]
disp_select[5] <= dispselect:inst7.Q[5]


|main|counter:inst
EN => always0~6.IN1
CLR => always0~5.IN0
F_IN => Q0[3]~reg0.CLK
F_IN => Q0[2]~reg0.CLK
F_IN => Q0[1]~reg0.CLK
F_IN => Q0[0]~reg0.CLK
F_IN => Q1[3]~reg0.CLK
F_IN => Q1[2]~reg0.CLK
F_IN => Q1[1]~reg0.CLK
F_IN => Q1[0]~reg0.CLK
F_IN => Q2[3]~reg0.CLK
F_IN => Q2[2]~reg0.CLK
F_IN => Q2[1]~reg0.CLK
F_IN => Q2[0]~reg0.CLK
F_IN => Q3[3]~reg0.CLK
F_IN => Q3[2]~reg0.CLK
F_IN => Q3[1]~reg0.CLK
F_IN => Q3[0]~reg0.CLK
F_IN => Q4[3]~reg0.CLK
F_IN => Q4[2]~reg0.CLK
F_IN => Q4[1]~reg0.CLK
F_IN => Q4[0]~reg0.CLK
F_IN => Q5[3]~reg0.CLK
F_IN => Q5[2]~reg0.CLK
F_IN => Q5[1]~reg0.CLK
F_IN => Q5[0]~reg0.CLK
F_IN => F_OUT~reg0.CLK
F_OUT <= F_OUT~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q0[0] <= Q0[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q0[1] <= Q0[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q0[2] <= Q0[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q0[3] <= Q0[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q1[0] <= Q1[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q1[1] <= Q1[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q1[2] <= Q1[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q1[3] <= Q1[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q2[0] <= Q2[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q2[1] <= Q2[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q2[2] <= Q2[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q2[3] <= Q2[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q3[0] <= Q3[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q3[1] <= Q3[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q3[2] <= Q3[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q3[3] <= Q3[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q4[0] <= Q4[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q4[1] <= Q4[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q4[2] <= Q4[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q4[3] <= Q4[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q5[0] <= Q5[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q5[1] <= Q5[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q5[2] <= Q5[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q5[3] <= Q5[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE


|main|gate_control:inst3
SW0 => always0~0.IN0
SW1 => fref~0.OUTPUTSELECT
SW1 => comb~3.IN0
SW1 => always0~0.IN1
SW1 => always0~4.DATAA
SW2 => fref~1.OUTPUTSELECT
SW2 => comb~8.IN0
SW2 => always0~1.IN1
SW2 => always0~2.OUTPUTSELECT
SW2 => always0~4.OUTPUTSELECT
SW2 => comb~2.IN1
f1hz => fref~0.DATAA
f10hz => fref~0.DATAB
f100hz => fref~1.DATAB
Latch_EN <= Latch_EN~1.DB_MAX_OUTPUT_PORT_TYPE
Counter_Clr <= Counter_Clr~3.DB_MAX_OUTPUT_PORT_TYPE
Counter_EN <= wire_1.DB_MAX_OUTPUT_PORT_TYPE
dp_s1hz <= dp_s1hz$latch.DB_MAX_OUTPUT_PORT_TYPE
dp_s10hz <= dp_s10hz$latch.DB_MAX_OUTPUT_PORT_TYPE
dp_s100hz <= dp_s100hz$latch.DB_MAX_OUTPUT_PORT_TYPE


|main|fdiv:inst1
clk => cnt1[31].CLK
clk => cnt1[30].CLK
clk => cnt1[29].CLK
clk => cnt1[28].CLK
clk => cnt1[27].CLK
clk => cnt1[26].CLK
clk => cnt1[25].CLK
clk => cnt1[24].CLK
clk => cnt1[23].CLK
clk => cnt1[22].CLK
clk => cnt1[21].CLK
clk => cnt1[20].CLK
clk => cnt1[19].CLK
clk => cnt1[18].CLK
clk => cnt1[17].CLK
clk => cnt1[16].CLK
clk => cnt1[15].CLK
clk => cnt1[14].CLK
clk => cnt1[13].CLK
clk => cnt1[12].CLK
clk => cnt1[11].CLK
clk => cnt1[10].CLK
clk => cnt1[9].CLK
clk => cnt1[8].CLK
clk => cnt1[7].CLK
clk => cnt1[6].CLK
clk => cnt1[5].CLK
clk => cnt1[4].CLK
clk => cnt1[3].CLK
clk => cnt1[2].CLK
clk => cnt1[1].CLK
clk => cnt1[0].CLK
clk => f1khz~reg0.CLK
f1hz <= f1hz~reg0.DB_MAX_OUTPUT_PORT_TYPE
f10hz <= f10hz~reg0.DB_MAX_OUTPUT_PORT_TYPE
f100hz <= f100hz~reg0.DB_MAX_OUTPUT_PORT_TYPE
f1khz <= f1khz~reg0.DB_MAX_OUTPUT_PORT_TYPE


|main|dispdecoder:inst5
data_in[0] => Decoder0.IN3
data_in[1] => Decoder0.IN2
data_in[2] => Decoder0.IN1
data_in[3] => Decoder0.IN0
disp_select[0] => Equal0.IN5
disp_select[0] => Equal1.IN5
disp_select[0] => Equal2.IN5
disp_select[0] => Decoder1.IN2
disp_select[1] => Equal0.IN4
disp_select[1] => Equal1.IN4
disp_select[1] => Equal2.IN4
disp_select[1] => Decoder1.IN1
disp_select[2] => Equal0.IN3
disp_select[2] => Equal1.IN3
disp_select[2] => Equal2.IN3
disp_select[2] => Decoder1.IN0
dp_s1hz => always1~3.IN1
dp_s10hz => always1~1.IN1
dp_s10hz => always1~17.IN0
dp_s100hz => always1~0.IN1
dp_s100hz => always1~15.IN0
Q5[0] => Equal3.IN7
Q5[1] => Equal3.IN6
Q5[2] => Equal3.IN5
Q5[3] => Equal3.IN4
Q4[0] => Equal4.IN7
Q4[1] => Equal4.IN6
Q4[2] => Equal4.IN5
Q4[3] => Equal4.IN4
Q3[0] => Equal5.IN7
Q3[1] => Equal5.IN6
Q3[2] => Equal5.IN5
Q3[3] => Equal5.IN4
Q2[0] => Equal6.IN7
Q2[1] => Equal6.IN6
Q2[2] => Equal6.IN5
Q2[3] => Equal6.IN4
Q1[0] => Equal7.IN7
Q1[1] => Equal7.IN6
Q1[2] => Equal7.IN5
Q1[3] => Equal7.IN4
Q0[0] => ~NO_FANOUT~
Q0[1] => ~NO_FANOUT~
Q0[2] => ~NO_FANOUT~
Q0[3] => ~NO_FANOUT~
counter_out => always1~9.IN0
data_out[0] <= data_out[0]$latch.DB_MAX_OUTPUT_PORT_TYPE
data_out[1] <= data_out[1]$latch.DB_MAX_OUTPUT_PORT_TYPE
data_out[2] <= data_out[2]$latch.DB_MAX_OUTPUT_PORT_TYPE
data_out[3] <= data_out[3]$latch.DB_MAX_OUTPUT_PORT_TYPE
data_out[4] <= data_out[4]$latch.DB_MAX_OUTPUT_PORT_TYPE
data_out[5] <= data_out[5]$latch.DB_MAX_OUTPUT_PORT_TYPE
data_out[6] <= data_out[6]$latch.DB_MAX_OUTPUT_PORT_TYPE
dp <= dp~0.DB_MAX_OUTPUT_PORT_TYPE


|main|data_mux:inst8
disp_select[0] => Decoder0.IN2
disp_select[1] => Decoder0.IN1
disp_select[2] => Decoder0.IN0
A0[0] => Selector3.IN8
A0[1] => Selector2.IN8
A0[2] => Selector1.IN8
A0[3] => Selector0.IN8
A1[0] => Selector3.IN9
A1[1] => Selector2.IN9
A1[2] => Selector1.IN9
A1[3] => Selector0.IN9
A2[0] => Selector3.IN10
A2[1] => Selector2.IN10
A2[2] => Selector1.IN10
A2[3] => Selector0.IN10
A3[0] => Selector3.IN11
A3[1] => Selector2.IN11
A3[2] => Selector1.IN11
A3[3] => Selector0.IN11
A4[0] => Selector3.IN12
A4[1] => Selector2.IN12
A4[2] => Selector1.IN12
A4[3] => Selector0.IN12
A5[0] => Selector3.IN13
A5[1] => Selector2.IN13
A5[2] => Selector1.IN13
A5[3] => Selector0.IN13
Q[0] <= Selector3.DB_MAX_OUTPUT_PORT_TYPE
Q[1] <= Selector2.DB_MAX_OUTPUT_PORT_TYPE
Q[2] <= Selector1.DB_MAX_OUTPUT_PORT_TYPE
Q[3] <= Selector0.DB_MAX_OUTPUT_PORT_TYPE


|main|flip_latch:inst2
clk => Q0[2]~reg0.CLK
clk => Q0[1]~reg0.CLK
clk => Q0[0]~reg0.CLK
clk => Q1[3]~reg0.CLK
clk => Q1[2]~reg0.CLK
clk => Q1[1]~reg0.CLK
clk => Q1[0]~reg0.CLK
clk => Q2[3]~reg0.CLK
clk => Q2[2]~reg0.CLK
clk => Q2[1]~reg0.CLK
clk => Q2[0]~reg0.CLK
clk => Q3[3]~reg0.CLK
clk => Q3[2]~reg0.CLK
clk => Q3[1]~reg0.CLK
clk => Q3[0]~reg0.CLK
clk => Q4[3]~reg0.CLK
clk => Q4[2]~reg0.CLK
clk => Q4[1]~reg0.CLK
clk => Q4[0]~reg0.CLK
clk => Q5[3]~reg0.CLK
clk => Q5[2]~reg0.CLK
clk => Q5[1]~reg0.CLK
clk => Q5[0]~reg0.CLK
clk => Q0[3]~reg0.CLK
A0[0] => Q0[0]~reg0.DATAIN
A0[1] => Q0[1]~reg0.DATAIN
A0[2] => Q0[2]~reg0.DATAIN
A0[3] => Q0[3]~reg0.DATAIN
A1[0] => Q1[0]~reg0.DATAIN
A1[1] => Q1[1]~reg0.DATAIN
A1[2] => Q1[2]~reg0.DATAIN
A1[3] => Q1[3]~reg0.DATAIN
A2[0] => Q2[0]~reg0.DATAIN
A2[1] => Q2[1]~reg0.DATAIN
A2[2] => Q2[2]~reg0.DATAIN
A2[3] => Q2[3]~reg0.DATAIN
A3[0] => Q3[0]~reg0.DATAIN
A3[1] => Q3[1]~reg0.DATAIN
A3[2] => Q3[2]~reg0.DATAIN
A3[3] => Q3[3]~reg0.DATAIN
A4[0] => Q4[0]~reg0.DATAIN
A4[1] => Q4[1]~reg0.DATAIN
A4[2] => Q4[2]~reg0.DATAIN
A4[3] => Q4[3]~reg0.DATAIN
A5[0] => Q5[0]~reg0.DATAIN
A5[1] => Q5[1]~reg0.DATAIN
A5[2] => Q5[2]~reg0.DATAIN
A5[3] => Q5[3]~reg0.DATAIN
Q0[0] <= Q0[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q0[1] <= Q0[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q0[2] <= Q0[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q0[3] <= Q0[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q1[0] <= Q1[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q1[1] <= Q1[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q1[2] <= Q1[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q1[3] <= Q1[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q2[0] <= Q2[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q2[1] <= Q2[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q2[2] <= Q2[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q2[3] <= Q2[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q3[0] <= Q3[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q3[1] <= Q3[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q3[2] <= Q3[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q3[3] <= Q3[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q4[0] <= Q4[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q4[1] <= Q4[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q4[2] <= Q4[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q4[3] <= Q4[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q5[0] <= Q5[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q5[1] <= Q5[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q5[2] <= Q5[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q5[3] <= Q5[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE


|main|dispselect:inst7
clk => disp_select[1]~reg0.CLK
clk => disp_select[0]~reg0.CLK
clk => Q[5]~reg0.CLK
clk => Q[4]~reg0.CLK
clk => Q[3]~reg0.CLK
clk => Q[2]~reg0.CLK
clk => Q[1]~reg0.CLK
clk => Q[0]~reg0.CLK
clk => disp_select[2]~reg0.CLK
disp_select[0] <= disp_select[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
disp_select[1] <= disp_select[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
disp_select[2] <= disp_select[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q[0] <= Q[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q[1] <= Q[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q[2] <= Q[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q[3] <= Q[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q[4] <= Q[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q[5] <= Q[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE