mutli.v

来自「一些很好的FPGA设计实例」· Verilog 代码 · 共 6 行

6 行

module mutli (a,b,q);
input[3:0] a,b;
output[4:0] q;
assign q=a+b;

endmodule

mutli.v - 源码说明

本页面展示了「一些很好的FPGA设计实例」中的 mutli.v 源码文件，采用 Verilog 编程语言编写，共 6 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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