i_love_u.v

来自「一些很好的FPGA设计实例」· Verilog 代码 · 共 23 行

module I_love_u(q,clk);
output[15:0] q;
input clk;
reg[15:0] q;
integer a=0;
always @(negedge clk)
 begin
  if(a==2) 
   begin
   a=0;
   end
  else 
   begin   
    a=a+1;
  end
  case(a)
     0: q=16'b1110_0101_0010_0110;
     1: q=16'b1001_0010_0110_1011;
     2: q=16'b1100_1010_1001_0001;
     default:q=16'b0;
  endcase
 end
endmodule