control.sim.rpt

来自「一些很好的FPGA设计实例」· RPT 代码 · 共 437 行 · 第 1/5 页

; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[10] ; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[10] ; data_out0        ;
; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[10] ; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[10]      ; cout             ;
; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[11] ; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[11] ; data_out0        ;
; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[11] ; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[11]      ; cout             ;
; |control|Equal2~725                                                           ; |control|Equal2~725                                                           ; data_out0        ;
; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[22] ; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[22] ; data_out0        ;
; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[22] ; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[22]      ; cout             ;
; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[13] ; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[13] ; data_out0        ;
; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[13] ; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[13]      ; cout             ;
; |control|Equal2~728                                                           ; |control|Equal2~728                                                           ; data_out0        ;
; |control|lpm_add_sub:Add0|addcore:adder|unreg_res_node[31]                    ; |control|lpm_add_sub:Add0|addcore:adder|unreg_res_node[31]                    ; data_out0        ;
; |control|D[1]                                                                 ; |control|D[1]                                                                 ; dataout          ;
; |control|D[3]                                                                 ; |control|D[3]                                                                 ; dataout          ;
; |control|DATA[0]                                                              ; |control|DATA[0]                                                              ; padio            ;
; |control|DATA[1]                                                              ; |control|DATA[1]                                                              ; padio            ;
; |control|DATA[2]                                                              ; |control|DATA[2]                                                              ; padio            ;
; |control|DATA[3]                                                              ; |control|DATA[3]                                                              ; padio            ;
; |control|DATA[4]                                                              ; |control|DATA[4]                                                              ; padio            ;
; |control|DATA[5]                                                              ; |control|DATA[5]                                                              ; padio            ;
; |control|DATA[6]                                                              ; |control|DATA[6]                                                              ; padio            ;
; |control|DATA[7]                                                              ; |control|DATA[7]                                                              ; padio            ;
; |control|DATA[8]                                                              ; |control|DATA[8]                                                              ; padio            ;
; |control|DATA[9]                                                              ; |control|DATA[9]                                                              ; padio            ;
; |control|DATA[10]                                                             ; |control|DATA[10]                                                             ; padio            ;
; |control|DATA[11]                                                             ; |control|DATA[11]                                                             ; padio            ;
+-------------------------------------------------------------------------------+-------------------------------------------------------------------------------+------------------+


The following table displays output ports that do not toggle to 0 during simulation.
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Missing 0-Value Coverage                                                                                                                                                         ;
+-------------------------------------------------------------------------------+-------------------------------------------------------------------------------+------------------+
; Node Name                                                                     ; Output Port Name                                                              ; Output Port Type ;
+-------------------------------------------------------------------------------+-------------------------------------------------------------------------------+------------------+
; |control|DATA[0]~reg0                                                         ; |control|DATA[0]~reg0                                                         ; data_out0        ;
; |control|always0~45                                                           ; |control|always0~45                                                           ; data_out0        ;
; |control|DATA[1]~reg0                                                         ; |control|DATA[1]~reg0                                                         ; data_out0        ;
; |control|DATA[2]~reg0                                                         ; |control|DATA[2]~reg0                                                         ; data_out0        ;
; |control|DATA[3]~reg0                                                         ; |control|DATA[3]~reg0                                                         ; data_out0        ;
; |control|DATA[4]~reg0                                                         ; |control|DATA[4]~reg0                                                         ; data_out0        ;
; |control|always0~37                                                           ; |control|always0~37                                                           ; data_out0        ;
; |control|DATA[5]~reg0                                                         ; |control|DATA[5]~reg0                                                         ; data_out0        ;
; |control|DATA[6]~reg0                                                         ; |control|DATA[6]~reg0                                                         ; data_out0        ;
; |control|DATA[7]~reg0                                                         ; |control|DATA[7]~reg0                                                         ; data_out0        ;
; |control|DATA[8]~reg0                                                         ; |control|DATA[8]~reg0                                                         ; data_out0        ;
; |control|always0~29                                                           ; |control|always0~29                                                           ; data_out0        ;
; |control|DATA[9]~reg0                                                         ; |control|DATA[9]~reg0                                                         ; data_out0        ;
; |control|DATA[10]~reg0                                                        ; |control|DATA[10]~reg0                                                        ; data_out0        ;
; |control|DATA[11]~reg0                                                        ; |control|DATA[11]~reg0                                                        ; data_out0        ;
; |control|DATA[12]~reg0                                                        ; |control|DATA[12]~reg0                                                        ; data_out0        ;
; |control|always0~21                                                           ; |control|always0~21                                                           ; data_out0        ;
; |control|DATA[13]~reg0                                                        ; |control|DATA[13]~reg0                                                        ; data_out0        ;
; |control|DATA[14]~reg0                                                        ; |control|DATA[14]~reg0                                                        ; data_out0        ;
; |control|DATA[15]~reg0                                                        ; |control|DATA[15]~reg0                                                        ; data_out0        ;
; |control|DATA[17]~reg0                                                        ; |control|DATA[17]~reg0                                                        ; data_out0        ;
; |control|DATA[19]~reg0                                                        ; |control|DATA[19]~reg0                                                        ; data_out0        ;
; |control|DATA[21]~reg0                                                        ; |control|DATA[21]~reg0                                                        ; data_out0        ;
; |control|DATA[23]~reg0                                                        ; |control|DATA[23]~reg0                                                        ; data_out0        ;
; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[1]  ; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[1]       ; cout             ;
; |control|Equal1~333                                                           ; |control|Equal1~333                                                           ; data_out0        ;
; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[29] ; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[29] ; data_out0        ;
; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[29] ; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[29]      ; cout             ;
; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[9]  ; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[9]  ; data_out0        ;
; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[9]  ; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[9]       ; cout             ;
; |control|Equal2~702                                                           ; |control|Equal2~702                                                           ; data_out0        ;
; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[26] ; |control|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[26] ; data_out0        ;
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