decoder.v

来自「一些很好的FPGA设计实例」· Verilog 代码 · 共 21 行

module decoder (a,b,c,ena,y);
input a,b,c,ena;
output[7:0] y;
reg [7:0] y;
always
  begin 
     if(ena==1) y='b11111111;
     else
     case({c,b,a})
     'b000:y='b11111110;
     'b001:y='b11111101;
     'b010:y='b11111011;
     'b011:y='b11110111;
     'b100:y='b11101111;
     'b101:y='b11011111;
     'b110:y='b10111111;
     'b111:y='b01111111;
     default:y='b11111111;
     endcase
  end
endmodule