cfq.v

来自「一些很好的FPGA设计实例」· Verilog 代码 · 共 10 行

module cfq (data,clk,reset,q);
input data,clk,reset;//带异步复位端的上升沿触发器
output q;
reg q;
always@(posedge clk or negedge reset)
 if (~reset)
  q=1'b0;
else
  q=data;
endmodule