⭐ 欢迎来到虫虫下载站! | 📦 资源下载 📁 资源专辑 ℹ️ 关于我们
⭐ 虫虫下载站

📄 division3.fit.rpt

📁 一些很好的FPGA设计实例
💻 RPT
📖 第 1 页 / 共 2 页
字号:
; 56       ; 55         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 57       ; 56         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 58       ; 57         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 59       ; 58         ; --       ; GND            ; gnd    ;              ;         ;                 ;
; 60       ; 59         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 61       ; 60         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 62       ; 61         ; --       ; +TCK           ; input  ; TTL          ;         ; N               ;
; 63       ; 62         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 64       ; 63         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 65       ; 64         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 66       ; 65         ; --       ; VCCIO          ; power  ;              ; 5.0V    ;                 ;
; 67       ; 66         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 68       ; 67         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 69       ; 68         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 70       ; 69         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 71       ; 70         ; --       ; *TDO           ; output ; TTL          ;         ; N               ;
; 72       ; 71         ; --       ; GND            ; gnd    ;              ;         ;                 ;
; 73       ; 72         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 74       ; 73         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 75       ; 74         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 76       ; 75         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 77       ; 76         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 78       ; 77         ; --       ; VCCIO          ; power  ;              ; 5.0V    ;                 ;
; 79       ; 78         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 80       ; 79         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 81       ; 80         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 82       ; 81         ; --       ; GND            ; gnd    ;              ;         ;                 ;
; 83       ; 82         ; --       ; clk            ; input  ; TTL          ;         ; N               ;
; 84       ; 83         ; --       ; GND+           ;        ;              ;         ;                 ;
+----------+------------+----------+----------------+--------+--------------+---------+-----------------+


+--------------------------------------------------------------------------------------------------+
; I/O Standard                                                                                     ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
; I/O Standard ; Input Vref ; Dedicated Input Pins ; Pins in I/O Bank1 ; Pins in I/O Bank2 ; Total ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
; TTL          ; -          ; 1                    ; 0                 ; 0                 ; 1     ;
+--------------+------------+----------------------+-------------------+-------------------+-------+


+--------------------------------------------------------------------+
; Dedicated Inputs I/O                                               ;
+------+-------+-------+-------+--------------+------------+---------+
; Name ; Pin # ; Type  ; VCCIO ; I/O Standard ; Input Vref ; Current ;
+------+-------+-------+-------+--------------+------------+---------+
; clk  ; 83    ; Input ; --    ; TTL          ; -          ; 0 mA    ;
+------+-------+-------+-------+--------------+------------+---------+


+-----------------------------------------------+
; Output Pin Default Load For Reported TCO      ;
+--------------+-------+------------------------+
; I/O Standard ; Load  ; Termination Resistance ;
+--------------+-------+------------------------+
; LVTTL        ; 10 pF ; Not Available          ;
; LVCMOS       ; 10 pF ; Not Available          ;
; TTL          ; 10 pF ; Not Available          ;
+--------------+-------+------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.


+----------------------------------------------------------------------+
; Fitter Resource Utilization by Entity                                ;
+----------------------------+------------+------+---------------------+
; Compilation Hierarchy Node ; Macrocells ; Pins ; Full Hierarchy Name ;
+----------------------------+------------+------+---------------------+
; |division3                 ; 11         ; 6    ; |division3          ;
+----------------------------+------------+------+---------------------+


+--------------------------------------------------------------------------------------+
; Control Signals                                                                      ;
+------+----------+---------+-------+--------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
+------+----------+---------+-------+--------+----------------------+------------------+
; clk  ; PIN_83   ; 10      ; Clock ; yes    ; On                   ; --               ;
+------+----------+---------+-------+--------+----------------------+------------------+


+---------------------------------------------------------------------+
; Global & Other Fast Signals                                         ;
+------+----------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+------+----------+---------+----------------------+------------------+
; clk  ; PIN_83   ; 10      ; On                   ; --               ;
+------+----------+---------+----------------------+------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+-----------+---------------------+
; Name      ; Fan-Out             ;
+-----------+---------------------+
; temp1[0]  ; 5                   ;
; temp2[0]  ; 5                   ;
; temp1[1]  ; 5                   ;
; temp2[1]  ; 5                   ;
; temp1[2]  ; 4                   ;
; temp2[2]  ; 4                   ;
; temp1[3]  ; 3                   ;
; temp2[3]  ; 3                   ;
; division2 ; 2                   ;
; division4 ; 2                   ;
; out1~3    ; 1                   ;
+-----------+---------------------+


+-----------------------------------------------+
; Interconnect Usage Summary                    ;
+----------------------------+------------------+
; Interconnect Resource Type ; Usage            ;
+----------------------------+------------------+
; Output enables             ; 0 / 6 ( 0 % )    ;
; PIA buffers                ; 10 / 144 ( 7 % ) ;
+----------------------------+------------------+


+----------------------------------------------------------------------+
; LAB Macrocells                                                       ;
+----------------------------------------+-----------------------------+
; Number of Macrocells  (Average = 2.75) ; Number of LABs  (Total = 1) ;
+----------------------------------------+-----------------------------+
; 0                                      ; 3                           ;
; 1                                      ; 0                           ;
; 2                                      ; 0                           ;
; 3                                      ; 0                           ;
; 4                                      ; 0                           ;
; 5                                      ; 0                           ;
; 6                                      ; 0                           ;
; 7                                      ; 0                           ;
; 8                                      ; 0                           ;
; 9                                      ; 0                           ;
; 10                                     ; 0                           ;
; 11                                     ; 1                           ;
+----------------------------------------+-----------------------------+


+-------------------------------------------------------------------------------------------------------------------------------+
; Logic Cell Interconnection                                                                                                    ;
+-----+------------+--------------------------------------------------------+---------------------------------------------------+
; LAB ; Logic Cell ; Input                                                  ; Output                                            ;
+-----+------------+--------------------------------------------------------+---------------------------------------------------+
;  A  ; LC2        ; clk, temp2[0], temp2[1], temp2[2], temp2[3]            ; temp2[1], temp2[2], temp2[3], temp2[0], division4 ;
;  A  ; LC3        ; clk, temp1[0], temp1[1], temp1[2], temp1[3]            ; temp1[1], temp1[2], temp1[3], temp1[0], division2 ;
;  A  ; LC4        ; clk, temp2[0], temp2[1]                                ; temp2[1], temp2[3], temp2[0], division4           ;
;  A  ; LC5        ; clk, temp1[0], temp1[1]                                ; temp1[1], temp1[3], temp1[0], division2           ;
;  A  ; LC6        ; clk, temp2[2], temp2[0], temp2[1]                      ; temp2[1], temp2[0], division4                     ;
;  A  ; LC7        ; clk, temp1[2], temp1[0], temp1[1]                      ; temp1[1], temp1[0], division2                     ;
;  A  ; LC8        ; clk, temp2[1], temp2[2], temp2[3], temp2[0]            ; temp2[1], temp2[2], temp2[3], temp2[0], division4 ;
;  A  ; LC9        ; clk, temp1[1], temp1[2], temp1[3], temp1[0]            ; temp1[1], temp1[2], temp1[3], temp1[0], division2 ;
;  A  ; LC10       ; clk, temp2[0], temp2[1], temp2[2], temp2[3], division4 ; division4, out1~3                                 ;
;  A  ; LC11       ; clk, temp1[0], temp1[1], temp1[2], temp1[3], division2 ; division2, out1~3                                 ;
;  A  ; LC1        ; division4, division2                                   ; out1                                              ;
+-----+------------+--------------------------------------------------------+---------------------------------------------------+


+----------------------------------------------------------------------------------------+
; Fitter Device Options                                                                  ;
+----------------------------------------------+-----------------------------------------+
; Option                                       ; Setting                                 ;
+----------------------------------------------+-----------------------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off                                     ;
; Enable device-wide reset (DEV_CLRn)          ; Off                                     ;
; Enable device-wide output enable (DEV_OE)    ; Off                                     ;
; Enable INIT_DONE output                      ; Off                                     ;
; Configuration scheme                         ; Passive Serial                          ;
; Reserve all unused pins                      ; As output driving an unspecified signal ;
; Security bit                                 ; Off                                     ;
; Base pin-out file on sameframe device        ; Off                                     ;
+----------------------------------------------+-----------------------------------------+


+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
    Info: Version 6.0 Build 178 04/27/2006 SJ Full Version
    Info: Processing started: Wed Oct 01 08:44:16 2008
Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off division3 -c division3
Info: Selected device EPM7064SLC84-10 for design "division3"
Info: Quartus II Fitter was successful. 0 errors, 0 warnings
    Info: Processing ended: Wed Oct 01 08:44:16 2008
    Info: Elapsed time: 00:00:00


⌨️ 快捷键说明

复制代码 Ctrl + C
搜索代码 Ctrl + F
全屏模式 F11
切换主题 Ctrl + Shift + D
显示快捷键 ?
增大字号 Ctrl + =
减小字号 Ctrl + -