clkdiv.fit.rpt

一些很好的FPGA设计实例

; 48       ; 47         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 49       ; 48         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 50       ; 49         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 51       ; 50         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 52       ; 51         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 53       ; 52         ; --       ; VCCIO          ; power  ;              ; 5.0V    ;                 ;
; 54       ; 53         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 55       ; 54         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 56       ; 55         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 57       ; 56         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 58       ; 57         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 59       ; 58         ; --       ; GND            ; gnd    ;              ;         ;                 ;
; 60       ; 59         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 61       ; 60         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 62       ; 61         ; --       ; +TCK           ; input  ; TTL          ;         ; N               ;
; 63       ; 62         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 64       ; 63         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 65       ; 64         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 66       ; 65         ; --       ; VCCIO          ; power  ;              ; 5.0V    ;                 ;
; 67       ; 66         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 68       ; 67         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 69       ; 68         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 70       ; 69         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 71       ; 70         ; --       ; *TDO           ; output ; TTL          ;         ; N               ;
; 72       ; 71         ; --       ; GND            ; gnd    ;              ;         ;                 ;
; 73       ; 72         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 74       ; 73         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 75       ; 74         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 76       ; 75         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 77       ; 76         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 78       ; 77         ; --       ; VCCIO          ; power  ;              ; 5.0V    ;                 ;
; 79       ; 78         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 80       ; 79         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 81       ; 80         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 82       ; 81         ; --       ; GND            ; gnd    ;              ;         ;                 ;
; 83       ; 82         ; --       ; clk            ; input  ; TTL          ;         ; N               ;
; 84       ; 83         ; --       ; GND+           ;        ;              ;         ;                 ;
+----------+------------+----------+----------------+--------+--------------+---------+-----------------+


+--------------------------------------------------------------------------------------------------+
; I/O Standard                                                                                     ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
; I/O Standard ; Input Vref ; Dedicated Input Pins ; Pins in I/O Bank1 ; Pins in I/O Bank2 ; Total ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
; TTL          ; -          ; 1                    ; 0                 ; 0                 ; 1     ;
+--------------+------------+----------------------+-------------------+-------------------+-------+


+--------------------------------------------------------------------+
; Dedicated Inputs I/O                                               ;
+------+-------+-------+-------+--------------+------------+---------+
; Name ; Pin # ; Type  ; VCCIO ; I/O Standard ; Input Vref ; Current ;
+------+-------+-------+-------+--------------+------------+---------+
; clk  ; 83    ; Input ; --    ; TTL          ; -          ; 0 mA    ;
+------+-------+-------+-------+--------------+------------+---------+


+-----------------------------------------------+
; Output Pin Default Load For Reported TCO      ;
+--------------+-------+------------------------+
; I/O Standard ; Load  ; Termination Resistance ;
+--------------+-------+------------------------+
; LVTTL        ; 10 pF ; Not Available          ;
; LVCMOS       ; 10 pF ; Not Available          ;
; TTL          ; 10 pF ; Not Available          ;
+--------------+-------+------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.


+------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity                                              ;
+------------------------------+------------+------+---------------------------------+
; Compilation Hierarchy Node   ; Macrocells ; Pins ; Full Hierarchy Name             ;
+------------------------------+------------+------+---------------------------------+
; |clkdiv                      ; 7          ; 10   ; |clkdiv                         ;
;    |lpm_counter:count_rtl_0| ; 6          ; 0    ; |clkdiv|lpm_counter:count_rtl_0 ;
+------------------------------+------------+------+---------------------------------+


+--------------------------------------------------------------------------------------+
; Control Signals                                                                      ;
+------+----------+---------+-------+--------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
+------+----------+---------+-------+--------+----------------------+------------------+
; clk  ; PIN_83   ; 6       ; Clock ; yes    ; On                   ; --               ;
+------+----------+---------+-------+--------+----------------------+------------------+


+---------------------------------------------------------------------+
; Global & Other Fast Signals                                         ;
+------+----------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+------+----------+---------+----------------------+------------------+
; clk  ; PIN_83   ; 6       ; On                   ; --               ;
+------+----------+---------+----------------------+------------------+


+-------------------------------------------+
; Non-Global High Fan-Out Signals           ;
+---------------------------------+---------+
; Name                            ; Fan-Out ;
+---------------------------------+---------+
; lpm_counter:count_rtl_0|dffs[0] ; 6       ;
; lpm_counter:count_rtl_0|dffs[2] ; 4       ;
; lpm_counter:count_rtl_0|dffs[1] ; 4       ;
; lpm_counter:count_rtl_0|dffs[4] ; 2       ;
; lpm_counter:count_rtl_0|dffs[3] ; 2       ;
; ~GND~0                          ; 1       ;
; lpm_counter:count_rtl_0|dffs[5] ; 1       ;
+---------------------------------+---------+


+----------------------------------------------+
; Interconnect Usage Summary                   ;
+----------------------------+-----------------+
; Interconnect Resource Type ; Usage           ;
+----------------------------+-----------------+
; Output enables             ; 0 / 6 ( 0 % )   ;
; PIA buffers                ; 5 / 144 ( 3 % ) ;
+----------------------------+-----------------+


+----------------------------------------------------------------------+
; LAB Macrocells                                                       ;
+----------------------------------------+-----------------------------+
; Number of Macrocells  (Average = 1.75) ; Number of LABs  (Total = 1) ;
+----------------------------------------+-----------------------------+
; 0                                      ; 3                           ;
; 1                                      ; 0                           ;
; 2                                      ; 0                           ;
; 3                                      ; 0                           ;
; 4                                      ; 0                           ;
; 5                                      ; 0                           ;
; 6                                      ; 0                           ;
; 7                                      ; 1                           ;
+----------------------------------------+-----------------------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Logic Cell Interconnection                                                                                                                                                                                                                                                                                                                                                  ;
+-----+------------+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; LAB ; Logic Cell ; Input                                                                                                                                                                    ; Output                                                                                                                                                                        ;
+-----+------------+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
;  A  ; LC1        ; clk                                                                                                                                                                      ; clk_div2, lpm_counter:count_rtl_0|dffs[1], lpm_counter:count_rtl_0|dffs[2], lpm_counter:count_rtl_0|dffs[3], lpm_counter:count_rtl_0|dffs[4], lpm_counter:count_rtl_0|dffs[5] ;
;  A  ; LC6        ; clk, lpm_counter:count_rtl_0|dffs[0]                                                                                                                                     ; lpm_counter:count_rtl_0|dffs[2], lpm_counter:count_rtl_0|dffs[3], lpm_counter:count_rtl_0|dffs[4], lpm_counter:count_rtl_0|dffs[5]                                            ;
;  A  ; LC2        ; clk, lpm_counter:count_rtl_0|dffs[0], lpm_counter:count_rtl_0|dffs[1]                                                                                                    ; clk_div4, lpm_counter:count_rtl_0|dffs[3], lpm_counter:count_rtl_0|dffs[4], lpm_counter:count_rtl_0|dffs[5]                                                                   ;
;  A  ; LC7        ; clk, lpm_counter:count_rtl_0|dffs[2], lpm_counter:count_rtl_0|dffs[0], lpm_counter:count_rtl_0|dffs[1]                                                                   ; lpm_counter:count_rtl_0|dffs[4], lpm_counter:count_rtl_0|dffs[5]                                                                                                              ;
;  A  ; LC3        ; clk, lpm_counter:count_rtl_0|dffs[3], lpm_counter:count_rtl_0|dffs[2], lpm_counter:count_rtl_0|dffs[0], lpm_counter:count_rtl_0|dffs[1]                                  ; clk_div8, lpm_counter:count_rtl_0|dffs[5]                                                                                                                                     ;
;  A  ; LC4        ; clk, lpm_counter:count_rtl_0|dffs[4], lpm_counter:count_rtl_0|dffs[3], lpm_counter:count_rtl_0|dffs[2], lpm_counter:count_rtl_0|dffs[0], lpm_counter:count_rtl_0|dffs[1] ; clk_div16                                                                                                                                                                     ;
;  A  ; LC5        ;                                                                                                                                                                          ; clk_div3                                                                                                                                                                      ;
+-----+------------+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+


+----------------------------------------------------------------------------------------+
; Fitter Device Options                                                                  ;
+----------------------------------------------+-----------------------------------------+
; Option                                       ; Setting                                 ;
+----------------------------------------------+-----------------------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off                                     ;
; Enable device-wide reset (DEV_CLRn)          ; Off                                     ;
; Enable device-wide output enable (DEV_OE)    ; Off                                     ;
; Enable INIT_DONE output                      ; Off                                     ;
; Configuration scheme                         ; Passive Serial                          ;
; Reserve all unused pins                      ; As output driving an unspecified signal ;
; Security bit                                 ; Off                                     ;
; Base pin-out file on sameframe device        ; Off                                     ;
+----------------------------------------------+-----------------------------------------+


+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
    Info: Version 6.0 Build 178 04/27/2006 SJ Full Version
    Info: Processing started: Tue Sep 30 15:22:36 2008
Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off clkdiv -c clkdiv
Info: Selected device EPM7064SLC84-10 for design "clkdiv"
Info: Quartus II Fitter was successful. 0 errors, 0 warnings
    Info: Processing ended: Tue Sep 30 15:22:36 2008
    Info: Elapsed time: 00:00:00