div2.tan.rpt
来自「一些很好的FPGA设计实例」· RPT 代码 · 共 237 行 · 第 1/2 页
RPT
237 行
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[0] ; temp[5] ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[2] ; temp[5] ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[3] ; temp[5] ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[4] ; temp[5] ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[5] ; temp[5] ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[8] ; temp[5] ; clki ; clki ; None ; None ; 6.000 ns ;
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; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[2] ; temp[6] ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[3] ; temp[6] ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[4] ; temp[6] ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[5] ; temp[6] ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[8] ; temp[6] ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[9] ; temp[6] ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[6] ; temp[6] ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[7] ; temp[6] ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[1] ; temp[7] ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[0] ; temp[7] ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[2] ; temp[7] ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[3] ; temp[7] ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[4] ; temp[7] ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[5] ; temp[7] ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[8] ; temp[7] ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[9] ; temp[7] ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[6] ; temp[7] ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[7] ; temp[7] ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[1] ; clko~reg0 ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[0] ; clko~reg0 ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[2] ; clko~reg0 ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[3] ; clko~reg0 ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[4] ; clko~reg0 ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[5] ; clko~reg0 ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[8] ; clko~reg0 ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[9] ; clko~reg0 ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[6] ; clko~reg0 ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; temp[7] ; clko~reg0 ; clki ; clki ; None ; None ; 6.000 ns ;
; N/A ; 100.00 MHz ( period = 10.000 ns ) ; clko~reg0 ; clko~reg0 ; clki ; clki ; None ; None ; 6.000 ns ;
+-------+-----------------------------------+-----------+-----------+------------+----------+-----------------------------+---------------------------+-------------------------+
+-------------------------------------------------------------------+
; tco ;
+-------+--------------+------------+-----------+------+------------+
; Slack ; Required tco ; Actual tco ; From ; To ; From Clock ;
+-------+--------------+------------+-----------+------+------------+
; N/A ; None ; 5.000 ns ; clko~reg0 ; clko ; clki ;
+-------+--------------+------------+-----------+------+------------+
+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Timing Analyzer
Info: Version 6.0 Build 178 04/27/2006 SJ Full Version
Info: Processing started: Fri May 23 12:36:58 2008
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off div2 -c div2
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Warning: Timing Analysis does not support the analysis of latches as synchronous elements for the currently selected device family
Warning: Found pins functioning as undefined clocks and/or memory enables
Info: Assuming node "clki" is an undefined clock
Info: Clock "clki" has Internal fmax of 100.0 MHz between source register "temp[1]" and destination register "temp[1]" (period= 10.0 ns)
Info: + Longest register to register delay is 6.000 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC2; Fanout = 17; REG Node = 'temp[1]'
Info: 2: + IC(1.000 ns) + CELL(5.000 ns) = 6.000 ns; Loc. = LC2; Fanout = 17; REG Node = 'temp[1]'
Info: Total cell delay = 5.000 ns ( 83.33 % )
Info: Total interconnect delay = 1.000 ns ( 16.67 % )
Info: - Smallest clock skew is 0.000 ns
Info: + Shortest clock path from clock "clki" to destination register is 1.500 ns
Info: 1: + IC(0.000 ns) + CELL(1.500 ns) = 1.500 ns; Loc. = PIN_83; Fanout = 11; CLK Node = 'clki'
Info: 2: + IC(0.000 ns) + CELL(0.000 ns) = 1.500 ns; Loc. = LC2; Fanout = 17; REG Node = 'temp[1]'
Info: Total cell delay = 1.500 ns ( 100.00 % )
Info: - Longest clock path from clock "clki" to source register is 1.500 ns
Info: 1: + IC(0.000 ns) + CELL(1.500 ns) = 1.500 ns; Loc. = PIN_83; Fanout = 11; CLK Node = 'clki'
Info: 2: + IC(0.000 ns) + CELL(0.000 ns) = 1.500 ns; Loc. = LC2; Fanout = 17; REG Node = 'temp[1]'
Info: Total cell delay = 1.500 ns ( 100.00 % )
Info: + Micro clock to output delay of source is 2.000 ns
Info: + Micro setup delay of destination is 2.000 ns
Info: tco from clock "clki" to destination pin "clko" through register "clko~reg0" is 5.000 ns
Info: + Longest clock path from clock "clki" to source register is 1.500 ns
Info: 1: + IC(0.000 ns) + CELL(1.500 ns) = 1.500 ns; Loc. = PIN_83; Fanout = 11; CLK Node = 'clki'
Info: 2: + IC(0.000 ns) + CELL(0.000 ns) = 1.500 ns; Loc. = LC1; Fanout = 2; REG Node = 'clko~reg0'
Info: Total cell delay = 1.500 ns ( 100.00 % )
Info: + Micro clock to output delay of source is 2.000 ns
Info: + Longest register to pin delay is 1.500 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC1; Fanout = 2; REG Node = 'clko~reg0'
Info: 2: + IC(0.000 ns) + CELL(1.500 ns) = 1.500 ns; Loc. = PIN_22; Fanout = 0; PIN Node = 'clko'
Info: Total cell delay = 1.500 ns ( 100.00 % )
Info: Quartus II Timing Analyzer was successful. 0 errors, 2 warnings
Info: Processing ended: Fri May 23 12:36:59 2008
Info: Elapsed time: 00:00:03
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