bijiaoqi.vhd

一些很好的FPGA设计实例

--参加比较的矢量宽度均为n+1，该电路的3个输出为x1（当a>b时输出为1）,x2（当a=b时输出为1）,x3（当a<b时输出为1）
---下面的代码中使用了std-logic-arith包集，它对于有符号和无符号类型数据的操作非常重要
----------------signed comparator-------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
entity bijiaoqi is
   generic(n : integer := 7);
   port( a,b: in signed (n downto 0);----注意signed的写法
        x1,x2,x3: out std_logic); 
end bijiaoqi;
architecture bijiaoqi of bijiaoqi is
begin 
 x1 <= '1' when a>b else '0';
 x2 <= '1' when a=b else '0';
 x3 <= '1' when a<b else '0';
end bijiaoqi;