📄 suocunqi.fit.rpt
字号:
; 131 ; GND* ; ;
; 132 ; GND* ; ;
; 133 ; GND* ; ;
; 134 ; GND* ; ;
; 135 ; GND* ; ;
; 136 ; GND* ; ;
; 137 ; GND_INT ; ;
; 138 ; VCC_IO ; ;
; 139 ; GND* ; ;
; 140 ; GND* ; ;
; 141 ; GND* ; ;
; 142 ; GND* ; ;
; 143 ; GND* ; ;
; 144 ; GND* ; ;
; 145 ; GND_INT ; ;
; 146 ; VCC_IO ; ;
; 147 ; GND* ; ;
; 148 ; GND* ; ;
; 149 ; GND* ; ;
; 150 ; GND* ; ;
; 151 ; GND_INT ; ;
; 152 ; VCC_INT ; ;
; 153 ; #TDI ; ;
; 154 ; ^nCE ; ;
; 155 ; ^DCLK ; ;
; 156 ; ^DATA0 ; ;
; 157 ; GND* ; ;
; 158 ; GND* ; ;
; 159 ; GND* ; ;
; 160 ; GND* ; ;
; 161 ; GND* ; ;
; 162 ; GND* ; ;
; 163 ; GND* ; ;
; 164 ; GND* ; ;
; 165 ; VCC_IO ; ;
; 166 ; GND* ; ;
; 167 ; GND* ; ;
; 168 ; GND* ; ;
; 169 ; GND* ; ;
; 170 ; GND* ; ;
; 171 ; GND_INT ; ;
; 172 ; GND* ; ;
; 173 ; GND* ; ;
; 174 ; GND* ; ;
; 175 ; GND* ; ;
; 176 ; GND* ; ;
; 177 ; GND* ; ;
; 178 ; VCC_IO ; ;
; 179 ; GND* ; ;
; 180 ; GND* ; ;
; 181 ; GND_INT ; ;
; 182 ; clk ; LVTTL/LVCMOS ;
; 183 ; GND+ ; ;
; 184 ; d ; LVTTL/LVCMOS ;
; 185 ; VCC_INT ; ;
; 186 ; GND* ; ;
; 187 ; GND* ; ;
; 188 ; GND_INT ; ;
; 189 ; GND* ; ;
; 190 ; GND* ; ;
; 191 ; GND* ; ;
; 192 ; GND* ; ;
; 193 ; GND* ; ;
; 194 ; VCC_IO ; ;
; 195 ; GND* ; ;
; 196 ; GND* ; ;
; 197 ; GND* ; ;
; 198 ; GND* ; ;
; 199 ; GND* ; ;
; 200 ; GND* ; ;
; 201 ; VCC_INT ; ;
; 202 ; GND* ; ;
; 203 ; GND* ; ;
; 204 ; GND* ; ;
; 205 ; GND* ; ;
; 206 ; GND* ; ;
; 207 ; GND* ; ;
; 208 ; GND* ; ;
+-------+------------+--------------+
+---------------------------------+
; Global & Other Fast Signals ;
+------+-------+---------+--------+
; Name ; Pin # ; Fan-Out ; Global ;
+------+-------+---------+--------+
; d ; 184 ; 1 ; no ;
; clk ; 182 ; 1 ; no ;
+------+-------+---------+--------+
+---------------------------------+
; Non-Global High Fan-Out Signals ;
+------------+--------------------+
; Name ; Fan-Out ;
+------------+--------------------+
; q$latch~27 ; 2 ;
; d ; 1 ;
; clk ; 1 ;
+------------+--------------------+
+-------------------------------------------+
; LAB ;
+--------------------------+----------------+
; Number of Logic Elements ; Number of LABs ;
+--------------------------+----------------+
; 0 ; 215 ;
; 1 ; 1 ;
+--------------------------+----------------+
+----------------------------------------------+
; Local Routing Interconnect ;
+-----------------------------+----------------+
; Local Routing Interconnects ; Number of LABs ;
+-----------------------------+----------------+
; 0 ; 215 ;
; 1 ; 1 ;
+-----------------------------+----------------+
+---------------------------------------------+
; LAB External Interconnect ;
+----------------------------+----------------+
; LAB External Interconnects ; Number of LABs ;
+----------------------------+----------------+
; 0 ; 215 ;
; 1 ; 0 ;
; 2 ; 1 ;
+----------------------------+----------------+
+-----------------------------------------------------------------------------------------+
; Row Interconnect ;
+-------+--------------------+-----------------------------+------------------------------+
; Row ; Interconnect Used ; Left Half Interconnect Used ; Right Half Interconnect Used ;
+-------+--------------------+-----------------------------+------------------------------+
; A ; 0 / 144 ( 0 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; B ; 0 / 144 ( 0 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; C ; 0 / 144 ( 0 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; D ; 0 / 144 ( 0 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; E ; 1 / 144 ( < 1 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; F ; 0 / 144 ( 0 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; Total ; 1 / 864 ( < 1 % ) ; 0 / 432 ( 0 % ) ; 0 / 432 ( 0 % ) ;
+-------+--------------------+-----------------------------+------------------------------+
+---------------------------+
; LAB Column Interconnect ;
+-------+-------------------+
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 0 / 24 ( 0 % ) ;
; 2 ; 0 / 24 ( 0 % ) ;
; 3 ; 0 / 24 ( 0 % ) ;
; 4 ; 0 / 24 ( 0 % ) ;
; 5 ; 0 / 24 ( 0 % ) ;
; 6 ; 0 / 24 ( 0 % ) ;
; 7 ; 0 / 24 ( 0 % ) ;
; 8 ; 0 / 24 ( 0 % ) ;
; 9 ; 0 / 24 ( 0 % ) ;
; 10 ; 0 / 24 ( 0 % ) ;
; 11 ; 0 / 24 ( 0 % ) ;
; 12 ; 0 / 24 ( 0 % ) ;
; 13 ; 0 / 24 ( 0 % ) ;
; 14 ; 0 / 24 ( 0 % ) ;
; 15 ; 0 / 24 ( 0 % ) ;
; 16 ; 0 / 24 ( 0 % ) ;
; 17 ; 0 / 24 ( 0 % ) ;
; 18 ; 0 / 24 ( 0 % ) ;
; 19 ; 0 / 24 ( 0 % ) ;
; 20 ; 0 / 24 ( 0 % ) ;
; 21 ; 0 / 24 ( 0 % ) ;
; 22 ; 0 / 24 ( 0 % ) ;
; 23 ; 0 / 24 ( 0 % ) ;
; 24 ; 0 / 24 ( 0 % ) ;
; 25 ; 0 / 24 ( 0 % ) ;
; 26 ; 0 / 24 ( 0 % ) ;
; 27 ; 0 / 24 ( 0 % ) ;
; 28 ; 0 / 24 ( 0 % ) ;
; 29 ; 0 / 24 ( 0 % ) ;
; 30 ; 0 / 24 ( 0 % ) ;
; 31 ; 0 / 24 ( 0 % ) ;
; 32 ; 0 / 24 ( 0 % ) ;
; 33 ; 0 / 24 ( 0 % ) ;
; 34 ; 0 / 24 ( 0 % ) ;
; 35 ; 0 / 24 ( 0 % ) ;
; 36 ; 0 / 24 ( 0 % ) ;
; Total ; 0 / 864 ( 0 % ) ;
+-------+-------------------+
+---------------------------+
; LAB Column Interconnect ;
+-------+-------------------+
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 0 / 48 ( 0 % ) ;
; Total ; 0 / 48 ( 0 % ) ;
+-------+-------------------+
+------------------------------------------------------+
; Fitter Resource Usage Summary ;
+--------------------------------+---------------------+
; Resource ; Usage ;
+--------------------------------+---------------------+
; Logic cells ; 1 / 1,728 ( < 1 % ) ;
; Registers ; 0 / 1,728 ( 0 % ) ;
; Logic elements in carry chains ; 0 ;
; User inserted logic cells ; 0 ;
; I/O pins ; 3 / 147 ( 2 % ) ;
; -- Clock pins ; 0 ;
; -- Dedicated input pins ; 0 / 4 ( 0 % ) ;
; Global signals ; 0 ;
; EABs ; 0 / 6 ( 0 % ) ;
; Total memory bits ; 0 / 24,576 ( 0 % ) ;
; Total RAM block bits ; 0 / 24,576 ( 0 % ) ;
; PLLs ; 0 / 1 ( 0 % ) ;
; Maximum fan-out node ; q$latch~27 ;
; Maximum fan-out ; 2 ;
; Total fan-out ; 4 ;
; Average fan-out ; 1.00 ;
+--------------------------------+---------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+---------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+----------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+---------------------+
; |suocunqi ; 1 (1) ; 0 ; 0 ; 3 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; |suocunqi ;
+----------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+---------------------+
+-------------------------------+
; Delay Chain Summary ;
+------+----------+-------------+
; Name ; Pin Type ; Pad to Core ;
+------+----------+-------------+
; d ; Input ; OFF ;
; clk ; Input ; OFF ;
; q ; Output ; OFF ;
+------+----------+-------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in d:/vhdl数字逻辑教程/5.7用guarded block实现锁存器/suocunqi.pin.
+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 4.1 Build 181 06/29/2004 SJ Full Version
Info: Processing started: Wed May 16 10:49:00 2007
Info: Command: quartus_fit --import_settings_files=off --export_settings_files=off suocunqi -c suocunqi
Info: Selected device EP1K30QC208-1 for design suocunqi
Info: Timing requirements not specified -- optimizing circuit to achieve the following default global requirements
Info: Assuming a global fmax requirement of 1000 MHz
Info: Not setting a global tsu requirement
Info: Not setting a global tco requirement
Info: Not setting a global tpd requirement
Info: Inserted 0 logic cells in first fitting attempt
Info: Started fitting attempt 1 on Wed May 16 2007 at 10:49:02
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time = 0 seconds
Info: Fitter placement operations beginning
Info: Fitter placement operations ending: elapsed time = 0 seconds
Info: Fitter routing operations beginning
Info: Fitter routing operations ending: elapsed time = 0 seconds
Info: Quartus II Fitter was successful. 0 errors, 0 warnings
Info: Processing ended: Wed May 16 10:49:07 2007
Info: Elapsed time: 00:00:07
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -